JPS6285469A - 障壁の高さを高くする方法とシヨツトキ−障壁 - Google Patents

障壁の高さを高くする方法とシヨツトキ−障壁

Info

Publication number
JPS6285469A
JPS6285469A JP61179807A JP17980786A JPS6285469A JP S6285469 A JPS6285469 A JP S6285469A JP 61179807 A JP61179807 A JP 61179807A JP 17980786 A JP17980786 A JP 17980786A JP S6285469 A JPS6285469 A JP S6285469A
Authority
JP
Japan
Prior art keywords
barrier
layer
semiconductor
height
conductivity type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP61179807A
Other languages
English (en)
Other versions
JP2664051B2 (ja
Inventor
シバン　ケイ．テイク
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Publication of JPS6285469A publication Critical patent/JPS6285469A/ja
Application granted granted Critical
Publication of JP2664051B2 publication Critical patent/JP2664051B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66893—Unipolar field-effect transistors with a PN junction gate, i.e. JFET
    • H01L29/66924—Unipolar field-effect transistors with a PN junction gate, i.e. JFET with an active layer made of a group 13/15 material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28575—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
    • H01L21/28581—Deposition of Schottky electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/47—Schottky barrier electrodes
    • H01L29/475—Schottky barrier electrodes on AIII-BV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 り組し２２Ｊ！ＩＪＩＩ　４１　！Ｐ）本発明は半導体
電子装置に関し、特に砒化ガリウム及び関連した半導体
を用いたショッｌ−、ｔ＝−障壁に閏する。
従来のり一ベーＬ１町鹿力 金属と半導体の間の接触は、Ｗ而に電気障壁（ショット
キー障壁）を０す、障壁の高さｔｉｔ、金属及び半導体
のイ１事関数、゛Ｖ導体のドーピング・レベル、表面状
態密度等の要因に関係ηる。全般的には、Ｓｚｅの著占
［フィジックス・Ａプ・ヒミコンダクタ・デバイ［ズ（
Ｐｌ＋ｙｓｉｃｓ　ｏｆＳｅｍｉｃｏｎｄｕｃｔｏｒ　
Ｄｅｖｉｃｅｓ）　ｌ第５章（１９８１年、ジョン・ワ
イリー・アンド・リンズ（Ｊｏｈｎ　Ｗｉｌｅｙａｎｄ
　５ｏｎｓ＋ン１発行、第２版）参照。ノーマリ−Ｊフ
（エンハンスメント形）のＭ　Ｆ　Ｓ　Ｆ　Ｆ　ｌに基
づく低電力の論理回路では、装置をターンメン４る為に
ゲート電極に正の電圧を印加しイ口Ｊればならない。（
即ら、ゲー］・電圧を印加しない時、ゲート／チャンネ
ル界面の作り（Ｊ　１．Ｊ電位（ま、チ亀７ンネルを空
乏状ｆフにする稈大きい。）然【ノ、ゲート電流を制限
する為に、グー１〜電圧は大まかに云うと障壁の高さよ
り数ｋＴだＩｆ低い値に制限される（砒化ガリウム１−
のチタン−白金ゲートでは約０．６Ｖ）。これによって
、論理回路が持＃）得る論理スイング及び雑音の余裕が
制限される。この為、雑音耐性を持つ為に小要である多
きな論理スイングを得る為には、障壁の高さを高くする
ことが必要である。
然し、砒化ガリウム、アンチモン化ガリウム及び燐化イ
ンジウムの様な■−ｖ族半導体では、金属と半導体の界
面のｌ１ｉｉｌ壁の高さは、半導体の表面状態にＪ：っ
てフェノレミ・レベルがピン１］二めされる為に、金属
の１１事関数に無関係である。例えば、砒化ガリウムが
白金、パラジウム、アルミニウム及びタングステンの様
な金属と共に形成する接触は、何れもｌ！Ｉ壁の高さが
約０．８Ｖである。この障壁の高さは、■ンハンスメン
］〜形の９好なＭＥＳＦＥ丁にとっては低すぎる。その
為、砒化ガリウム及び同様な半導体ど金属の接触の障壁
の高さを高くＭることが問題である。
ドーピングＩｔ（ｆをゆえること等により、金属ど半１
３稀の接融に於１−Ｊる障壁の＾さを変λる試Ｊメがな
されたが、障壁の１１′！ｌさを低くする結束しか（：
１られなかつＩ、：ｏ更に、ａ？い絶縁体を使うど、実
効的な障壁の高さが＾くなるが、この結束１１〕られる
ダイオードは、絶縁体を通【ノ（の１〜ンネルスルーの
確率が印加電圧に強い関係を持つ為に、理想的ではない
。金属と半導体の接触の障ＩＦのれ八を高くする公知の
ｈ法は、金属と下導体のｌｉｉ目１−反対にドープされ
た半導体のＡｌＰｒ４を１ｉｌｉ八すること（゛ある。
例えば、（たとえば、ｊ７ンヂｔンを打込んだ後、ニッ
ケルをデボジツＩ−りる前にアニール−４ることにより
）ｎ形シリ−１ンとニッケルとの間に厚さ１００人のｐ
＋シリ−１ン層を種入りるど障りの高さは大体アンチモ
ンのけに対し−（１１線的に１（１加４る。
１９ソリツド・ステー１〜・二Ｆ１ツク］〜ロニクス誌
Ｆｉ３７（１９７６年）所載のＪ　、シＡ７ノン（Ｓｈ
ａｎｎｏｎ　）論文［＾庶にドープされｌこ表面層を用
いたショツ１へ−１−一障壁のｌＴ′ｆＩさの制ｔａｌ
ｌ　＋参照３．然し、こういう方法は、金属と半導体の
界面の１ｌｉｌｌｔｌｌｌが出来ず、ドーピング濃度並
びに接合の急峻さを制御することが出来イにい為に、イ
れがうまく行く程疫も限られている。
こういう制限を、分子ビーム■ピタキシＡフル法（ＭＲ
Ｅ）を使うことにＪ：って解決することが出来る。例え
ば、２２ジヤパン・ジャーナル・オブ・アプライド・フ
ィジックス・勺ブリメン１−（ＪＪＡＰ、５ｕｐ１．）
　４３１　（１９８３年）所載ノエクラツシコ（Ｆｇｌ
ａｓｂ　ｅｌ　ａｔ）の論文では、ｎ形砒化ガリウム（
ドナー製電５Ｘ　１０”’／１ｉｎ３）　−ｉ−に１×
１０　乃至１×１０２°／　ｃｔｔｒ　３の範囲内のア
ク［ブタ８１痘をドープして、５０乃至３６０人の範囲
内の厚さのｐ４−形砒化ガリウム層を成長させ、ｐ＋形
の層をアルミニウムと接触させた。障壁の高さは０．７
９Ｖから１．２４Ｖに高くなった。
然し、ＭＢＥは反対にドープされた薄い層を形成するの
に比較的遅くて費用のかかるプロセスであり、大きな出
来高には適しておらず、非錯及びベリリウムの様なｐ形
ドーバン１〜を砒化ガリウムに打込んで反対にドープさ
れた酵い層を形成４ることは、打込みの後のアニールの
間、ドーパン１〜が急速に拡散する為に失敗４る。この
為、出来高を大きくして、筒中＜ｉ処理１′稈を達成す
ることが、公知の障壁の＾さを高くする方法の問題点で
ある。
肌１−虐コＬ解遣丸Ｊる為へ（段−崎−ｑ−作」■本発
明は障壁の高さを高くした金属ど半導体の接触と、半導
体の表面からのドーバン１への急速イ「熱拡散を利用し
−Ｃ、バルク半う９体と反対の導電型の薄層を形成する
製造方法を提供する。この層を形成した後、薄層の十に
金属接触を形成Ｊる。好ましい実施例は半導体として砒
化ガリウム及び燐化インジウム用い、拡ｔ’＊−ｙるド
ーパントどして並鉛を用い、金属としてチタン−白金及
びアルミニウムを用いる。再現Ｈのある簡Ｉｌｌ　４．
−プロ１！スを用いて、高くなったｌＩ！Ｊ壁の高さが
１ｉＩられ、公知の障壁の高さを高くする方法の問題員
が解決される。
支度１ 第１図は全体を３０で示す第１の好ましい実施例のショ
ットキー障壁の簡略側面断面図である。
このシ」ツ１〜キー障壁は、ｎ形砒化ガリウムの基板３
２、薄い［）十形砒化ガリウム層３４、金属層３６及び
Ａ−ミック接触３８を含む。ダイオード３０の特徴キ１
トびに動作を説明りる為、ショッ１−キー・ダイオード
のバンド構造を最初に考える。
第２Ａ図はｎ形半導体の理想的な金属半導体間接触に対
する伝導帯及び価電子帯のエツジとフェルミ・レベルを
示す。この図のノを側が金属を表わし、右側がｎ形半導
体を示し、電子親和力は金属の仕事関数Ｊ：りも小さい
。アルミニウムの仕事関数が約４．２５６Ｖであり、砒
化ガリウムの電子親和ノＪが４．０７ｅＶであることに
注意されたい。
仕事関数と電子親和力の間のこの関係は特別のものでは
ない。接触の障壁の高さは δφ６−δφ□−δχ で表わされる。ここでδφ、は金属の什１■閏数、δχ
は半導体の電子親和力である。負の電荷が金属表面に溜
り、対応Ｊる正の電荷が半導体の空乏層内に現われるこ
とに注意されたい。空乏層の深さをＷで表わしてあり、
川われた電荷が第２Ａ図に」−符号で示されている。ｐ
形２１′導体でｌ；ｔ、ＩＩ！［の高さが次の様にイ「
ることにｉ１意されたい。
δφ８−４（Ｉ−（δφ、−δχ） ここでＥ、は半導体のバンド「ヤツブである。
砒化ガリウムの様イｒ　ＩＨ−Ｖ成子導体は金属と半導
体の接触におい−（＾い表面状態密鴎を持つＣいる。障
壁の高さにり・１４る人血状態の効宋が第２Ｂ図に示さ
れている。本質的には、接触が形成された時、アク廿ブ
タ表面状態が空に（２って、金属表面の負の電荷を部分
的に中相４る。この為、空乏層の深さＷが減少し、隆部
！の高さが低くなる。
第３図は第１図の線３−３から児た装ｆ？ｆｆ３０の伝
導帯及び価電子帯の−１−ツジを示している。金属３６
と基板３２０間が直接的に接触していた場合の初めの障
壁の高さδφ６と、ｐｌ一層３４による障壁の高さの増
加δΔΦＢの両１１が示されている。
熱的な平衡状態では、層３４は実質的に完全に空乏状態
になり、アクＩ？ブタからの００空間電荷により、各帯
のエツジのイ１の曲率が１１する。層３４のこの空乏状
態が層３４及びＶ板３２の接合がｐ−ｎ接合として振舞
わない様に保証し、装置３０が真のショットキー・ダイ
オードどしで振舞う。
障壁の高さの増加は、理論的に δＮ　ａ２／ε　で近似することが出来る。ここＳ でＮ、は層３４のドーピング濃度、ａは層３４の厚さ、
ε８はＮ。を基板３２のドーピング濃度及びＷを空乏領
域の幅として、Ｎ、＞＞Ｎｏ及びａＮ、＞＞ＷＮｏであ
る場合、半導体の誘電率である。
装置３０の特徴と動作のその他の特性は、次に述べる第
１の好ましい実施例の製造方法を考えれば最も説明し易
い。この方法の工程が第４Ａ図乃至第４Ｃ図に示されて
いる。
（２）　酸化亜鉛２０％及び二酸化シリコン８０％の厚
さ２００人の層４ｏを、１×１０１８／ｃｍ３の担体Ｉ
Ｉ頂にｎ形にシリコンでドープされた砒化ガリウムの１
００配向の結晶３２の上にスパッタリングにＪ：ってデ
ポジットする。層４０に、プラズマ強化ＣＶＤによって
デポジツ１−された厚さ５００人の窒化シリコ２層４２
を被せる。第４Ａ図参−〇　− 照。
０　光学アニール装置を用い−（−１層４００渇疫を２
秒間約７００　Ｔに高める。この熱パルスが亜鉛を層４
０から基板３２の中へ約１７０人の深さに追い込み、Ｆ
ｒｌ３４を形成する。第４１３図参照。
この結束前られる層３４の１ニーピング濃葭は約１　Ｘ
　１０　　担体／　ｃｍ　”である。第５ＦＡ＋、ｉ、
熱パルスの温度及び持続時間の関数といて、亜鉛の拡散
の深さを示している。この深さが大まかに云えば、パル
スの持続時間の平方根に比例し、温度とＪξに急速に増
加することに性急されたい。更に、がイ「り低い温度で
も、什鉛が急速に拡散し、鋭い接合を形成することに性
急されたい。
（へ）　窒化物４２及び酸化物４０を剥し、層３４を露
出する。フＡトレジストをＨ３４の１にデボジツ］〜し
、パターンを定めて、約１０ミク■ン平方の能動区域を
限定する。次にパターンを定めたフ第１・レジス］〜及
び層３４の１−にアルミニウムを３．０００人の厚さに
スパッタリングにＪ、ってデボジツ１へし、フ、１１１
〜１ノジストど共に持１−げて頗し、約１０ミクロン平
１ｊのドツト３６を形成する。第４０図参照。
（０アルミニウム・ドツト３６を層３４をプラズマ・Ｔ
ツチングＡる為のマスクとして使う。若干の１□（板３
２を除く過剰■ツヂがあっても、これは能動区域の外側
であるから、装置の性能には影響し／「い。最後に、基
板３２の反対側に金−ゲルマニウムのＡ−ミック接触を
つＩ−ｊて装置３０を完成する。
装置３０の障壁の高さは約１．ＯｅＶであったが、これ
に対してｐ十層３４を持たないこれに相当する装置は障
壁の高さが約０．７５ｅＶである。
障壁の高さの測定値は、電圧に対する電流の標準的＜Ｔ
指数関数形の関係からｊｌ　ｌしたが、これによ−）で
次の様にイする。
ここでＡ　ＬＬは実効的なリチＡ７−ドソンの定数であ
り、１ＪＳ１．Ｌ電圧がゼ［ｌの時の飽和電流である。
φ８の値が、Ａ　ＬＬが２倍になっても、室温では１８
１１ｅＶＬ／か増加せず、Ａ″のＩｆｆｋあまり影ヤ！
、きれないことにン１怠され！こい。史に、装置３０の
理想度係数を電流−電圧データからｉｌ−ＩＩしＩＣが
、２Ｃはなく、１に近い。こねは、接合の再結合電流が
存在しないことを示４゜９１に、順方向の漏れ電流が小
さく、この為装置ｆｆ３０のＭ４造を持′）　Ｍ　Ｉ−
８ＩＥＴゲー１へを実現し１【ｌる。
第５図は非錯を車Ｊ板３２の中；３二追込む熱パルスに
対する種々の温度及び時間条ｆｌ　ｌ；：対し、層３４
の厚さを示している。特に６７５℃、７（）０℃及び７
２５℃の温度と２秒乃′１″！１０秒の時間に３１、す
、１００人乃〒５００人以１の１１ノ（きが４！１られ
Ｉご。層３４の厚さが約４００人を越えるど、接合１１
１結合効宋を招く。前述の編１α及び１１．’ｉ間条ｎ
を用いて製造された、装置３０ど同様イＩ−ｖ装置は、
０．７５乃至１．２ｅＶの範囲の障壁の高さを持つ（い
ＩＪ０第６図は障壁の＾さを高く４６層を持つ−１−ン
ハンスメント形Ｍ　Ｆ　Ｓ　Ｆ　ｌ−ｒ　１３０の簡略
側面断面図であり、廃絶縁Ｈの砒化ガリウム基板１３１
、ｎ形砒化ガリウム・チ１フンネル１３２、ｐｌ形砒化
ガリウムの、障壁の高さを高くする層１３４、チタン−
白金ゲー１−１３６、ｎ］−形砒化ガリウムのソース及
びドレイン領域１３８、及びゲルマニウム−金のソース
及びドレイン・オーミック接触１３９を含む。ヂ亀７ン
ネル１３２の浅さは約０．１ミク目ンであり、障壁の高
さを高くする層１３４の岸さは約１００人である。
この装置及び方法の障壁を高くする簡単な特徴を活かし
イｔがら、好ましい実施例の装置及び方法に種々の変更
を加えることが出来る。特に、装置の構成部品の司法及
び幾何学＞ｒ形を変えることが出来る。例えば、障壁の
高さを高くする層の厚さは無視し得る様な飴から、接合
としての挙動が開始されることを示す様な厚さまで変え
ることが出来る。それと同時に、障壁の高さを高くする
層のドーピング・レベルを変えて、障壁の高さを調節す
ることが出来る。利用し得るドーピング・レベルの範囲
は層の厚さに関係する。
材料もいろいろ変更することが可能である。例えば、砒
化インジウム・ガリウム、燐化インジウム又はその他の
４元又【１更に多元の合金を含む■−Ｖ族系は砒化ガリ
ウムと同様′Ｃある。テルル化水銀カドミウムの様な■
、−Ｖｌ族系は熱にＪ：　−）で影響されることがある
こと、並びにシリコンはフェルミ・レベルの重大なピン
１１め作用を持たないことに注意されたい。
同様に、ゲーｉ・にはチタン、白金及び子の他の金属及
び合金を使うことが出来る。ｎ形砒化ガリウム上のｐ形
ドーパン１−どしては非錯、ベリリウｌ＼及び無マグネ
シウムを使うことが出来、ｐ形砒化ガリウム上のｎ形ド
ーパン１−とじては硫黄、錫、セレン及びテレルを使う
ことが出来る。この他の拡散の速い材料もドーバン１−
として役立つことがある。
エンハンスメント形の動作をするＨ　Ｅ　Ｍ　Ｔ論理回
路に対しては、全般的にエピタキシＡフル層を超格子及
びヘテロ接合に置ぎ換えることが出来る。
障壁の高さを高くする層を形成する為に速い熱拡散を使
う利点として、処理Ｔ稈が簡単に４Ｔす、プロセス・パ
ラメータの調節にＪ：って層の特性を調節４ることが出
来、標準的な処理工程と両立し１５＃ることが挙げられ
る。
１ス十の説明に関連して更に下記の項を開示する。
ｍ　　２＋’導体が第１の導電型にドープされている様
な金属と半導体の接触の障壁の高さを高くする方法に於
て、前記半導体の表面からのドーパン１〜の急速な熱拡
散により、前記半導体上に前記第１の８１電型とは反対
のｓｉ型の薄層を形成し、前記金属をｉＩｌ記Ｍ層の上
にデポジットして前記接触を形成覆る二Ｆ稈を含む方法
。
（２）　　第（１）項に記載した方法に於て、前記半導
体が周期律表の■及びＶ族の元素の化合物である方法。
（３）　　第（２）項に記載した方法に於て、前記半導
体が砒化ガリウムである方法。
（４）　　第（１）項に記載した方法に於て、ドーバン
１〜がｑｂ鉛である方法。
（５）　　第（４）項に記載した方法に於て、前記亜鉛
が前記表面の上にデボジツ１−された酸化亜鉛を含む６
２合物から供給される方法。
（６）　　第（１）項に記載した方法に於て、前記第１
の導電型がｎ形であり、前記ドーパン］へが亜鉛、ベリ
リウム及びマグネシウムから成る群から選ばれる方法。
（７）　　第（１）項に記載したｈ法に於て、前記第１
の導電型がｎ形であり、前記ドーパントが硫黄、錫、セ
レン及びテｌノルから成る群から選ばれるｈ法。
（８）　　第１の導電型にドープされていで、その表面
に前記第１の導電型と反対の導電型にドープされた薄層
を持ち、該薄層が前記表面からの拡散によって特徴づけ
られるドーピング分布を持つ半導体本体と、前記薄層の
上の金属層とを有するショット４ニー障壁。
（９）　　第（８）項に記載したショットキー障壁に於
て、前記半導体本体が■及びＶ族の元素の化合物である
ショットキー障壁。
（１０）第（９）項に記載したショツ］−キー障壁に於
て、前配化合物が砒化ガリウムであるショットキー障壁
。
（１１）第（８）項に記載したショットキー障壁に於て
、前記薄層が、亜鉛、ベリリウム及びマグネシウムから
成るＲＹから選ばれた元素でドープされているショット
キー障壁。
（１２）第（８）項に記載したショットキー障壁に於て
、前記薄層が、硫黄、錫、セレン及びテレルから成る群
の中の元素によってドープされているショツ１−キー障
壁。
（１３）第（１１）項に記載したショットキー障壁に於
て、前記ドーパン］・が亜鉛であるショットキー障壁。
（１４）第１の導電型にドープされた半導体本体を有し
、該本体の表面には前記第１の導電型とは反対の導電型
にドープされた薄層があり、該薄層　　・が前記表面か
らの拡散によって特徴づけられるドーピング分布を持ち
、更に、前記薄層を実質的に覆う金属ゲートと、前記薄
層に隣接して前記本体内にあるソース及びドレイン領域
とを有するＭＥＳＦＥＴ。
（１５）第（１４）項に記載したＭＥＳＦＥＴに於て、
前記半導体本体が■及びＶ族の元素の化合物であるＭＥ
ＳＦＥＴ。
（１６）第（１５）項に記載したＭＥＳＦＥＴに於て、
前配化合物が砒化ガリウムであるＭＥＳＦＥＴ。
（１７）第（１４）項に記載したＭＦＳＦＥＴに於−Ｃ
１前記薄層が亜鉛、ベリリウム及びマグネシウムから成
る群の中の元素によってドープされているＭＥＳＦＥＴ
０ （１８）第（１４）項に記載したＭＦＳＦＥＴに於て、
前記薄層が硫黄、錫、セレン及びテレルから成る群の中
の元素でドープされているＭＦＳＦＥＴ。
（１９）第（１４）項に記載したＭＥＳＦＦＴに於て、
前記ドーパントが亜鉛であるＭＥＳＦＥＴ。
【図面の簡単な説明】
第１図は第１の好ましい実施例の方法によって製造され
た第１の好ましい実施例のショットキー・ダイオードの
簡略側面断面図、第２Ａ図及び第２Ｂ図はｎ形半導体に
対する理想的な及び表面状態密度が高い金属−半導体接
触に対する伝導帯及び価電子帯のエツジを示す線図、第
３図は、ｎ形半導体で、金属とｎ形半導体の間にｐ＋形
半導体層を持つ場合の金属−半導体接触の伝導帯及び価
電子帯のエツジを示す線図、第４Ａ図乃至第４Ｃ図は第
１の好ましい実施例の製造方法の処理工程を示す略図、
第５図は第１の好ましい実施例の方法の拡散工程の温度
及び時間に対する依存性を示すグラフ、第６図は第１の
好ましい実施例のゲートを持つＭＥＳＦＥＴのチＡ７ン
ネルに沿った薄片の側部断面図である。

Claims (2)

    【特許請求の範囲】
  1. （１）半導体が第１の導電型にドープされている場合の
    金属−半導体接触の障壁の高さを高くする方法に於て、 前記半導体の表面からのドーパントの急速な熱拡散によ
    り、前記半導体の上に前記第１の導電型とは反対の導電
    型の薄層を形成する工程と、前記金属を前記薄層の上に
    デポジツトして前記接触を形成する工程と、 を含む方法。
  2. （２）第１の導電型にドープされていて、その表面に前
    記第１の導電型と反対の導電型にドープされた薄層を持
    ち、該薄層が前記表面からの拡散によつて特徴づけられ
    るドーピング分布を持つ半導体と、 前記薄層の上の金属層と を有するショットキー障壁。
JP61179807A 1985-07-31 1986-07-30 障壁の高さを高くする方法とシヨツトキー障壁 Expired - Fee Related JP2664051B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US761219 1985-07-31
US06/761,219 US4632713A (en) 1985-07-31 1985-07-31 Process of making Schottky barrier devices formed by diffusion before contacting

Publications (2)

Publication Number Publication Date
JPS6285469A true JPS6285469A (ja) 1987-04-18
JP2664051B2 JP2664051B2 (ja) 1997-10-15

Family

ID=25061539

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61179807A Expired - Fee Related JP2664051B2 (ja) 1985-07-31 1986-07-30 障壁の高さを高くする方法とシヨツトキー障壁

Country Status (2)

Country Link
US (1) US4632713A (ja)
JP (1) JP2664051B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009119248A1 (ja) * 2008-03-26 2009-10-01 日産自動車株式会社 半導体装置
JP2020013821A (ja) * 2018-07-13 2020-01-23 トヨタ自動車株式会社 ダイオード構造を有する半導体装置

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3639433A1 (de) * 1986-11-18 1988-05-26 Licentia Gmbh Halbleiteranordnung
JPS63276267A (ja) * 1987-05-08 1988-11-14 Fujitsu Ltd 半導体装置の製造方法
US4830983A (en) * 1987-11-05 1989-05-16 Xerox Corporation Method of enhanced introduction of impurity species into a semiconductor structure from a deposited source and application thereof
US5144410A (en) * 1989-03-29 1992-09-01 Vitesse Semiconductor Corporation Ohmic contact for III-V semiconductor devices
US5223453A (en) * 1991-03-19 1993-06-29 The United States Of America As Represented By The United States Department Of Energy Controlled metal-semiconductor sintering/alloying by one-directional reverse illumination
US5227331A (en) * 1992-02-10 1993-07-13 Micron Technology, Inc. CVD method for semiconductor manufacture using rapid thermal pulses
US6444552B1 (en) * 1999-07-15 2002-09-03 Hrl Laboratories, Llc Method of reducing the conductivity of a semiconductor and devices made thereby
US6770536B2 (en) 2002-10-03 2004-08-03 Agere Systems Inc. Process for semiconductor device fabrication in which a insulating layer is formed on a semiconductor substrate
JP6135487B2 (ja) * 2013-12-09 2017-05-31 富士通株式会社 半導体装置及び半導体装置の製造方法
US20170092747A1 (en) * 2015-09-30 2017-03-30 Sumitomo Electric Industries, Ltd. Hemt having heavily doped n-type regions and process of forming the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58105578A (ja) * 1981-12-04 1983-06-23 ウェスターン　エレクトリック　カムパニー，インコーポレーテッド 半導体デバイス
JPS60176275A (ja) * 1984-02-22 1985-09-10 Nec Corp 集積型半導体装置
JPS61251078A (ja) * 1985-04-30 1986-11-08 Fujitsu Ltd 化合物半導体装置の製造方法
JPS61251077A (ja) * 1985-04-30 1986-11-08 Fujitsu Ltd 化合物半導体装置の製造方法
JPS61296775A (ja) * 1985-06-26 1986-12-27 Fujitsu Ltd 電界効果型半導体装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3907617A (en) * 1971-10-22 1975-09-23 Motorola Inc Manufacture of a high voltage Schottky barrier device
US3938243A (en) * 1973-02-20 1976-02-17 Signetics Corporation Schottky barrier diode semiconductor structure and method
US3820235A (en) * 1973-05-21 1974-06-28 Philco Ford Corp Guard ring structure for microwave schottky diode
US4265934A (en) * 1975-12-12 1981-05-05 Hughes Aircraft Company Method for making improved Schottky-barrier gate gallium arsenide field effect devices
NL7710635A (nl) * 1977-09-29 1979-04-02 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting.
US4186410A (en) * 1978-06-27 1980-01-29 Bell Telephone Laboratories, Incorporated Nonalloyed ohmic contacts to n-type Group III(a)-V(a) semiconductors
US4434013A (en) * 1980-02-19 1984-02-28 Xerox Corporation Method of making a self-aligned Schottky metal semi-conductor field effect transistor with buried source and drain
US4414737A (en) * 1981-01-30 1983-11-15 Tokyo Shibaura Denki Kabushiki Kaisha Production of Schottky barrier diode
US4389768A (en) * 1981-04-17 1983-06-28 International Business Machines Corporation Self-aligned process for fabricating gallium arsenide metal-semiconductor field effect transistors
FR2517120A1 (fr) * 1981-11-26 1983-05-27 Michel Salvi Procede de fabrication d'un composant semiconducteur par diffusion avec implantation ionique prealable et composant obtenu
US4485550A (en) * 1982-07-23 1984-12-04 At&T Bell Laboratories Fabrication of schottky-barrier MOS FETs
JPS59229876A (ja) * 1983-06-13 1984-12-24 Toshiba Corp シヨツトキ−ゲ−ト型電界効果トランジスタの製造方法
FR2549293B1 (fr) * 1983-07-13 1986-10-10 Silicium Semiconducteur Ssc Transistor bipolaire haute frequence et son procede de fabrication

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58105578A (ja) * 1981-12-04 1983-06-23 ウェスターン　エレクトリック　カムパニー，インコーポレーテッド 半導体デバイス
JPS60176275A (ja) * 1984-02-22 1985-09-10 Nec Corp 集積型半導体装置
JPS61251078A (ja) * 1985-04-30 1986-11-08 Fujitsu Ltd 化合物半導体装置の製造方法
JPS61251077A (ja) * 1985-04-30 1986-11-08 Fujitsu Ltd 化合物半導体装置の製造方法
JPS61296775A (ja) * 1985-06-26 1986-12-27 Fujitsu Ltd 電界効果型半導体装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009119248A1 (ja) * 2008-03-26 2009-10-01 日産自動車株式会社 半導体装置
US9136400B2 (en) 2008-03-26 2015-09-15 Nissan Motor Co., Ltd. Semiconductor device
JP2020013821A (ja) * 2018-07-13 2020-01-23 トヨタ自動車株式会社 ダイオード構造を有する半導体装置

Also Published As

Publication number Publication date
US4632713A (en) 1986-12-30
JP2664051B2 (ja) 1997-10-15

Similar Documents

Publication Publication Date Title
US3767984A (en) Schottky barrier type field effect transistor
US4607270A (en) Schottky barrier diode with guard ring
JPH0523055B2 (ja)
JPS6285469A (ja) 障壁の高さを高くする方法とシヨツトキ−障壁
JPH04127480A (ja) 高耐圧低抵抗半導体装置及びその製造方法
Yu The metal-semiconductor contact: an old device with a new future
JPS5839065A (ja) 電力用ｍｏｓ電界効果トランジスタ
US7795103B2 (en) Bipolar transistors with depleted emitter
JPH10335633A (ja) Ｐ型領域上の接触
US4675713A (en) MOS transistor
JPS63124580A (ja) 高耐圧ｐｎ接合構造及びその形成方法
JPH0436584B2 (ja)
US3614560A (en) Improved surface barrier transistor
JPS5844771A (ja) 接合形電界効果トランジスタおよびその製造方法
JPS5821866A (ja) 半導体装置
JP3210146B2 (ja) 半導体装置
JP3472283B2 (ja) 電界効果トランジスタ
JP2005079233A (ja) ショットキーダイオードとその製造方法
JPS6116574A (ja) 電界効果トランジスタおよびその製造方法
JP4302329B2 (ja) 半導体装置
JPS5992575A (ja) 半導体集積回路装置におけるシヨツトキバリアダイオ−ド
JPS61222177A (ja) シヨツトキゲ−ト電界効果トランジスタ及びその製造方法
JPS61296754A (ja) 半導体装置とその製造方法
JPH03201558A (ja) Ｂｉ―ＣＭＯＳ半導体装置
JP2001274419A (ja) 半導体装置

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees