JPS6228823A - 信号切換回路 - Google Patents
信号切換回路Info
- Publication number
- JPS6228823A JPS6228823A JP60169121A JP16912185A JPS6228823A JP S6228823 A JPS6228823 A JP S6228823A JP 60169121 A JP60169121 A JP 60169121A JP 16912185 A JP16912185 A JP 16912185A JP S6228823 A JPS6228823 A JP S6228823A
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- JP
- Japan
- Prior art keywords
- clock
- signal
- output
- gate
- switching
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野〕
本発明は２種類の繰返し信号（例えばクロック信号）を
切換えて出力する信号切換回路に関する。
切換えて出力する信号切換回路に関する。
〔発明の技術的背景およびその問題点〕従来のコントロ
ーラボードでクロックを２種類使用する場合には、ＣＰ
ｔＪ・制御回路をそれぞれのクロックについて備える必
要があった。第４図は従来例の構成を示すもので、２個
の制御装置（Ａ＞１．（Ｂ）２をホスト３からの指令に
従い、コントローラ４で制御するようになっている。こ
こで、制御装置（Ａ）１はクロック発生器（、Ａ）５か
らの第１のクロック信号に同期して動作し、制御装置（
Ｂ）２はクロック発生器（Ｂ）６からの第２のクロック
信号に同期して動作するが、第１および第２のクロック
信号はそれぞれ周波数が異なっている。そのため、２個
のＣＰＵ・制御回路７，８をそれぞ我のクロック信号に
ついて設ける必要があった。
ーラボードでクロックを２種類使用する場合には、ＣＰ
ｔＪ・制御回路をそれぞれのクロックについて備える必
要があった。第４図は従来例の構成を示すもので、２個
の制御装置（Ａ＞１．（Ｂ）２をホスト３からの指令に
従い、コントローラ４で制御するようになっている。こ
こで、制御装置（Ａ）１はクロック発生器（、Ａ）５か
らの第１のクロック信号に同期して動作し、制御装置（
Ｂ）２はクロック発生器（Ｂ）６からの第２のクロック
信号に同期して動作するが、第１および第２のクロック
信号はそれぞれ周波数が異なっている。そのため、２個
のＣＰＵ・制御回路７，８をそれぞ我のクロック信号に
ついて設ける必要があった。
このため、略同−の回路を２個並置させることが必要と
なり、コントローラボードに実装する上でのスペースの
問題、コストアップの問題が生じていた。また、システ
ムの柔軟性が低下するという欠点があった。
なり、コントローラボードに実装する上でのスペースの
問題、コストアップの問題が生じていた。また、システ
ムの柔軟性が低下するという欠点があった。
本発明は上記従来技術の欠点を克服するためになされた
もので、２種類のクロックパルス等の繰返し信号を利用
する場合でも、ＣＰＵ・制御回路等を１個で済ませるこ
とのできる信号切換回路を提供することを目的とする。
もので、２種類のクロックパルス等の繰返し信号を利用
する場合でも、ＣＰＵ・制御回路等を１個で済ませるこ
とのできる信号切換回路を提供することを目的とする。
上記の目的を達成するため本発明は、第１．第２の繰返
し信号のいずれを出力するかを切換える切換信号を保持
する保持手段と、この保持手段が第１の繰返し信号に切
換える切換信号を保持しているとき第１のイネーブル信
号を出力する第１のイネーブル手段と、保持手段が第２
の繰返し信号に切換える切換信号を保持しているときに
第２のイネーブル信号を出力する第２のイネーブル手段
と、第１のイネーブル信号が与えられるとき第１の繰返
し信号を出力し、第２のイネーブル信号が与えられると
き第２の繰返し信号を出力するゲート手段とを備える信
号切換回路を提供するものである。
し信号のいずれを出力するかを切換える切換信号を保持
する保持手段と、この保持手段が第１の繰返し信号に切
換える切換信号を保持しているとき第１のイネーブル信
号を出力する第１のイネーブル手段と、保持手段が第２
の繰返し信号に切換える切換信号を保持しているときに
第２のイネーブル信号を出力する第２のイネーブル手段
と、第１のイネーブル信号が与えられるとき第１の繰返
し信号を出力し、第２のイネーブル信号が与えられると
き第２の繰返し信号を出力するゲート手段とを備える信
号切換回路を提供するものである。
以下、添付図面の第１図乃至第３図により本発明の詳細
な説明覆る。第１図は一実施例に係るクロック信号切換
回路の回路図、第２図はその動作を説明する波形図、第
３図は第１図に示す切換回路を用いたシステムの構成を
示すブロック図である。
な説明覆る。第１図は一実施例に係るクロック信号切換
回路の回路図、第２図はその動作を説明する波形図、第
３図は第１図に示す切換回路を用いたシステムの構成を
示すブロック図である。
第１図においてＤ型フリップフロップ（Ｆ／Ｆ）１１は
、第３図の制御装置１，２の切換えを行うもので、制御
装置選択信号すなわちクロック切換信号（Ｄ／Ａ）をＤ
入力端子から入力して保゛持する。Ｄ型Ｆ／Ｆ１２は第
３図のクロック発生器６からのＢクロック（第２の繰返
し信号）をイネーープルにするだめのもので、Ｂクロッ
クに同期して動作する。Ｄ型Ｆ／Ｆ１３は第３図のタロ
ツク発生器５からのＡクロック（第１の繰返し信号）を
イネーブルにするためのもので、Ａクロックに同期して
動作する。ＯＲゲート１４はクロック出力をＢクロック
に切換えるためのゲートで、その出力はＦ／Ｆ１２のＤ
入力端子に与えられる。
、第３図の制御装置１，２の切換えを行うもので、制御
装置選択信号すなわちクロック切換信号（Ｄ／Ａ）をＤ
入力端子から入力して保゛持する。Ｄ型Ｆ／Ｆ１２は第
３図のクロック発生器６からのＢクロック（第２の繰返
し信号）をイネーープルにするだめのもので、Ｂクロッ
クに同期して動作する。Ｄ型Ｆ／Ｆ１３は第３図のタロ
ツク発生器５からのＡクロック（第１の繰返し信号）を
イネーブルにするためのもので、Ａクロックに同期して
動作する。ＯＲゲート１４はクロック出力をＢクロック
に切換えるためのゲートで、その出力はＦ／Ｆ１２のＤ
入力端子に与えられる。
ＡＮＤゲート１５はクロック出力をＡクロックに切換え
るためのゲートで、その出力はＦ／Ｆ１３のＤ入力端子
に与えられる。
るためのゲートで、その出力はＦ／Ｆ１３のＤ入力端子
に与えられる。
ＯＲゲート１６はＦ／Ｆ１２のＱ出力（Ｂクロックイネ
ーブル信号）とＢクロックを入力し、その出力をＮＡＮ
Ｄゲート１７に与える。ＯＲゲート１８はＦ／Ｆ１３の
Ｑ出力（Ａクロックイネーブル信号）とＡクロックを入
力し、その出力をＮＡＮＤゲート１７に与える。ＮＡＮ
Ｄゲート１７はＯＲゲート１６．１８の出力をそれぞれ
入力し、切換流のクロック（選択されたクロック）を出
力する。すなわち、ＯＲゲート１６．１８およびＮＡＮ
Ｄゲート１７はＡクロックイネーブル信号（第１のイネ
ーブル信号）が与えられたときはＡクロック（第１の繰
返し信号）を出力し、Ｂクロックイネーブル信号（第２
のイネーブル信号）が与えられたときはＢクロック（第
２の繰返し信号）を出力するゲート手段として機能する
。
ーブル信号）とＢクロックを入力し、その出力をＮＡＮ
Ｄゲート１７に与える。ＯＲゲート１８はＦ／Ｆ１３の
Ｑ出力（Ａクロックイネーブル信号）とＡクロックを入
力し、その出力をＮＡＮＤゲート１７に与える。ＮＡＮ
Ｄゲート１７はＯＲゲート１６．１８の出力をそれぞれ
入力し、切換流のクロック（選択されたクロック）を出
力する。すなわち、ＯＲゲート１６．１８およびＮＡＮ
Ｄゲート１７はＡクロックイネーブル信号（第１のイネ
ーブル信号）が与えられたときはＡクロック（第１の繰
返し信号）を出力し、Ｂクロックイネーブル信号（第２
のイネーブル信号）が与えられたときはＢクロック（第
２の繰返し信号）を出力するゲート手段として機能する
。
なお、パワーオンクリア信号はＦ／Ｆ１１゜１２．１３
のセット（Ｓ）端子に入力れる。
のセット（Ｓ）端子に入力れる。
ＮＡＮＤゲート１７の出力（切換法クロック）は、第３
図の繰返し信号切換回路２１の出力としてＣＰＵ・制御
回路２２に与えられる。
図の繰返し信号切換回路２１の出力としてＣＰＵ・制御
回路２２に与えられる。
次に、第２図を参照して第１図の回路の動作を説明する
。
。
初期状態ではパワーオンクリア信号がＦ／Ｆ１１〜１３
のＳ端子に入力されるため、Ｆ／Ｆ１１〜１３のＱ出力
は全てしになっている。従って、ＯＲゲート１６からは
Ｂクロックが出力され、ＯＲゲート１８からはＨが出力
されるため、ＮＡＮＤゲート１７からの切換法クロック
はＢクロック（反転波形）になる。
のＳ端子に入力されるため、Ｆ／Ｆ１１〜１３のＱ出力
は全てしになっている。従って、ＯＲゲート１６からは
Ｂクロックが出力され、ＯＲゲート１８からはＨが出力
されるため、ＮＡＮＤゲート１７からの切換法クロック
はＢクロック（反転波形）になる。
パワーオンクリア信号が外れた段階でＤ／Ａ信号をＬに
設定する七、Ｆ／Ｆ１１〜１３および各クロックの波形
は第２図の時点ｔ１ｒＪ、前に示すようになる。すなわ
ち、切換法クロックはＢクロツり（反転波形）となって
いる。
設定する七、Ｆ／Ｆ１１〜１３および各クロックの波形
は第２図の時点ｔ１ｒＪ、前に示すようになる。すなわ
ち、切換法クロックはＢクロツり（反転波形）となって
いる。
時点ｔ１でＤ／Ａ信号をＬからＨに変えると、Ｆ／Ｆ１
１のＱ出力がＬからＨに切換わる。そしてこのＦ／Ｆ１
１のＱ出力＝ＨはＦ／Ｆ１２のＣＫ端子への８クロツク
の立上りで読みトリガされ、Ｆ／Ｆ１２のＱ出力はしか
らＨに切換わるく第２図中の記号“イ′）。Ｆ／Ｆ１２
のＱ出力がＨになると同時にＡＮＤゲート１５の出力は
しからＨに切換わり、またＯＲゲート１６からはｌ」が
出力される。このとき、Ｆ／Ｆ１３の◇出力はＨなので
ＯＲゲーｌ〜１８の出力はＨになっており、従ってＮＡ
ＮＤゲート１７の出力はしである。次いで、Ｆ／Ｆ１２
のＱ出力＝ＨはＦ／Ｆ １３のＣＫｉ子へのＡクロック
の立上りで、ＡＮＤゲート１５を介して読みトリガされ
、これによってＦ／Ｆ１３のＱ出力はＬから１」に切換
わる（第２図中の記号“口″）。同時にＦ／Ｆ１３の◇
出力は１」からＬになる。
１のＱ出力がＬからＨに切換わる。そしてこのＦ／Ｆ１
１のＱ出力＝ＨはＦ／Ｆ１２のＣＫ端子への８クロツク
の立上りで読みトリガされ、Ｆ／Ｆ１２のＱ出力はしか
らＨに切換わるく第２図中の記号“イ′）。Ｆ／Ｆ１２
のＱ出力がＨになると同時にＡＮＤゲート１５の出力は
しからＨに切換わり、またＯＲゲート１６からはｌ」が
出力される。このとき、Ｆ／Ｆ１３の◇出力はＨなので
ＯＲゲーｌ〜１８の出力はＨになっており、従ってＮＡ
ＮＤゲート１７の出力はしである。次いで、Ｆ／Ｆ１２
のＱ出力＝ＨはＦ／Ｆ １３のＣＫｉ子へのＡクロック
の立上りで、ＡＮＤゲート１５を介して読みトリガされ
、これによってＦ／Ｆ１３のＱ出力はＬから１」に切換
わる（第２図中の記号“口″）。同時にＦ／Ｆ１３の◇
出力は１」からＬになる。
このように、ＢクロックからＡクロックへの切換期間Ｔ
１において、Ｆ／Ｆ１２，１３のＱ出力は共にＬから１
」になる。ＯＲゲート１８はＦ／Ｆ１３の◇出力−りを
入力するので、ＯＲゲート１８からはＡクロックの反転
波形が出力される。
１において、Ｆ／Ｆ１２，１３のＱ出力は共にＬから１
」になる。ＯＲゲート１８はＦ／Ｆ１３の◇出力−りを
入力するので、ＯＲゲート１８からはＡクロックの反転
波形が出力される。
このとき、ＯＲゲート１６からは前述のように１」が出
力されているので、結局ＮＡＮＤゲート１７の出力は時
点ｔ２で８クロツクからＡクロックに切換わる。
力されているので、結局ＮＡＮＤゲート１７の出力は時
点ｔ２で８クロツクからＡクロックに切換わる。
時点ｔ３でＤ／Ａ信号をＨからしに変えると、Ｆ／Ｆｉ
ｌのＱ出力がＨからＬに切換わる。このＦ／Ｆ１１のＱ
出力−りはＦ、／Ｆ１３のＧＫ端子へのＡクロックの立
上りで、ＡＮＤゲート１５を介して読みトリガされ、こ
れによってＦ／Ｆ１３のＱ出力はＨからしに切換わるく
第２図の記号“ハｎ）。このため、ＯＲゲート１８の出
力はＨになり、またＯＲゲート１６の出力もト（のまま
であるので、ＮＡＮＤゲート１７の出力（切換流クロッ
ク〉はしになる。次いでＦ／Ｆ１３のＱ出力＝ＬはＦ／
Ｆ１２のＣＫＱ子へのＢクロックの立上りで、ＯＲゲー
ト１４を介して読みトリガされ、これによってＦ／Ｆ１
２のＱ出力はＨからしに切換わるく第２図中の記号二”
）。その後、時点ｔ４までの期間はＯＲゲート１６．１
８の出力が共にＩ」になるので、ＮＡＮＤゲート１７か
らの出力（切換流クロック）はＬのまま保たれる。
ｌのＱ出力がＨからＬに切換わる。このＦ／Ｆ１１のＱ
出力−りはＦ、／Ｆ１３のＧＫ端子へのＡクロックの立
上りで、ＡＮＤゲート１５を介して読みトリガされ、こ
れによってＦ／Ｆ１３のＱ出力はＨからしに切換わるく
第２図の記号“ハｎ）。このため、ＯＲゲート１８の出
力はＨになり、またＯＲゲート１６の出力もト（のまま
であるので、ＮＡＮＤゲート１７の出力（切換流クロッ
ク〉はしになる。次いでＦ／Ｆ１３のＱ出力＝ＬはＦ／
Ｆ１２のＣＫＱ子へのＢクロックの立上りで、ＯＲゲー
ト１４を介して読みトリガされ、これによってＦ／Ｆ１
２のＱ出力はＨからしに切換わるく第２図中の記号二”
）。その後、時点ｔ４までの期間はＯＲゲート１６．１
８の出力が共にＩ」になるので、ＮＡＮＤゲート１７か
らの出力（切換流クロック）はＬのまま保たれる。
このように、ＡクロックからＢりＯツクへの切換期間に
おいて、Ｆ／Ｆ１２のＱ出力（ＯＲゲート１６の入力）
はＬになり、Ｆ／Ｆ１３の◇出力（ＯＲゲート１８の入
力）はＨになる。従って、時点ｔ４以降はＯＲゲート１
６からはＢクロックが出力され、ＯＲゲート１８からは
Ｌが出力されるので、ＮＡＮＤゲート１７からは切換流
クロックとしてＢクロックく反転波形）が出力されるこ
とになる。
おいて、Ｆ／Ｆ１２のＱ出力（ＯＲゲート１６の入力）
はＬになり、Ｆ／Ｆ１３の◇出力（ＯＲゲート１８の入
力）はＨになる。従って、時点ｔ４以降はＯＲゲート１
６からはＢクロックが出力され、ＯＲゲート１８からは
Ｌが出力されるので、ＮＡＮＤゲート１７からは切換流
クロックとしてＢクロックく反転波形）が出力されるこ
とになる。
上記の様に本実施例によれば、Ｄ／Ａ信号によってＦ／
Ｆ１１の状態を切換えてＤ／Ａ信号を保持し、このＦ／
Ｆｉｌの出力によってＦ／Ｆ１２および１３の状態を切
換えて、Ａクロック又はＢクロックのいずれかを切換流
クロックとしてゲートから外部に出力することができる
。
Ｆ１１の状態を切換えてＤ／Ａ信号を保持し、このＦ／
Ｆｉｌの出力によってＦ／Ｆ１２および１３の状態を切
換えて、Ａクロック又はＢクロックのいずれかを切換流
クロックとしてゲートから外部に出力することができる
。
本発明は上記実施例に限定されるものではない。
例えばＦ ／ Ｆ １．ｔ Ｄ型のものに限らず、信号
の状態を保持するものであれば他のものを用いることも
できる。また、ゲートおよびゲートの組合せも実施例の
ものに限られない。さらに本発明は、クロック信号の切
換えに限られるものではなく、立上りおよび立下がりの
タイミングのずれている繰返し信号の切換に広く応用で
きる。
の状態を保持するものであれば他のものを用いることも
できる。また、ゲートおよびゲートの組合せも実施例の
ものに限られない。さらに本発明は、クロック信号の切
換えに限られるものではなく、立上りおよび立下がりの
タイミングのずれている繰返し信号の切換に広く応用で
きる。
以上の通り本発明によれば、クロック信号等の繰返し信
号を切換える（選択する）切換信号によって２種類の繰
返し信号を切換えて出力できるので、２種類の繰返し信
号を利用する場合でもＣＰＵ・制御回路等を１個で済ま
せることのできる信号切換回路が得られる。
号を切換える（選択する）切換信号によって２種類の繰
返し信号を切換えて出力できるので、２種類の繰返し信
号を利用する場合でもＣＰＵ・制御回路等を１個で済ま
せることのできる信号切換回路が得られる。
第１図は本発明（７）一実施例の回路図、第２図はその
動作を説明する波形図、第３図は上記実施例に係る切換
回路を用いたシステムのブロック図、第４図は従来のシ
ステムのブロック図である。 １１．１２．１３・・・Ｄ型フリップフロップ（Ｆ／Ｆ
） 。
動作を説明する波形図、第３図は上記実施例に係る切換
回路を用いたシステムのブロック図、第４図は従来のシ
ステムのブロック図である。 １１．１２．１３・・・Ｄ型フリップフロップ（Ｆ／Ｆ
） 。
Claims (1)
- 第１の繰返し信号を出力するか第２の繰返し信号を出力
するかを切換える切換信号を保持する保持手段と、前記
保持手段が第１の繰返し信号に切換える切換信号を保持
しているときに第１のイネーブル信号を出力する第１の
イネーブル手段と、前記保持手段が第２の繰返し信号に
切換える切換信号を保持しているときに第２のイネーブ
ル信号を出力する第２のイネーブル手段と、前記第１、
第２のイネーブル手段の出力および前記第１、第２の繰
返し信号を入力し、前記第１のイネーブル信号が与えら
れているとき前記第１の繰返し信号を出力し、前記第２
のイネーブル信号が与えられているとき前記第２の繰返
し信号を出力するゲート手段とを備える信号切換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60169121A JPS6228823A (ja) | 1985-07-31 | 1985-07-31 | 信号切換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60169121A JPS6228823A (ja) | 1985-07-31 | 1985-07-31 | 信号切換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6228823A true JPS6228823A (ja) | 1987-02-06 |
Family
ID=15880679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60169121A Pending JPS6228823A (ja) | 1985-07-31 | 1985-07-31 | 信号切換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6228823A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0290308A (ja) * | 1988-09-28 | 1990-03-29 | Toshiba Corp | クロック切替回路 |
| JPH09167038A (ja) * | 1995-06-07 | 1997-06-24 | Samsung Electron Co Ltd | 高速システムにおけるクロックスキューを最小化してリタイムマージンを最大化するための構造 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5086940A (ja) * | 1973-12-03 | 1975-07-12 | ||
| JPS5099648A (ja) * | 1973-12-30 | 1975-08-07 | ||
| JPS5611528A (en) * | 1979-07-11 | 1981-02-04 | Toshiba Corp | Switching control circuit of different period clock |
-
1985
- 1985-07-31 JP JP60169121A patent/JPS6228823A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5086940A (ja) * | 1973-12-03 | 1975-07-12 | ||
| JPS5099648A (ja) * | 1973-12-30 | 1975-08-07 | ||
| JPS5611528A (en) * | 1979-07-11 | 1981-02-04 | Toshiba Corp | Switching control circuit of different period clock |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0290308A (ja) * | 1988-09-28 | 1990-03-29 | Toshiba Corp | クロック切替回路 |
| JPH09167038A (ja) * | 1995-06-07 | 1997-06-24 | Samsung Electron Co Ltd | 高速システムにおけるクロックスキューを最小化してリタイムマージンを最大化するための構造 |
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