JPH09167038A - 高速システムにおけるクロックスキューを最小化してリタイムマージンを最大化するための構造 - Google Patents
高速システムにおけるクロックスキューを最小化してリタイムマージンを最大化するための構造Info
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- JPH09167038A JPH09167038A JP8145763A JP14576396A JPH09167038A JP H09167038 A JPH09167038 A JP H09167038A JP 8145763 A JP8145763 A JP 8145763A JP 14576396 A JP14576396 A JP 14576396A JP H09167038 A JPH09167038 A JP H09167038A
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- H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
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- H05K1/00—Printed circuits
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- Synchronisation In Digital Transmission Systems (AREA)
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Abstract
(57)【要約】
【課題】 データ及びクロックラインを備えたシステム
のための回路基板配置について、クロックスキューを最
小化してレシーバでのリタイムマージンを最大化しつつ
高速のデータ伝送を維持するような構造を提供する。 【解決手段】 マザーボードと各ドウターボードとの間
のデータライン３５の長さは９〜１８インチであり、マ
ザーボードと各ドウターボードとの間のクロックライン
３３の長さは２５．５〜３４．５インチである。各ドウ
ターボードのドライバ及びレシーバは、マザーボードに
接続される基板の端部に配置される。クロックラインと
データラインとは、マザーボードと各ドウターボードと
の間でポイントツウポイント接続をなし、クロックライ
ン及びデータラインの各出力ドライバには組込直列成端
抵抗Ｒがある。
のための回路基板配置について、クロックスキューを最
小化してレシーバでのリタイムマージンを最大化しつつ
高速のデータ伝送を維持するような構造を提供する。 【解決手段】 マザーボードと各ドウターボードとの間
のデータライン３５の長さは９〜１８インチであり、マ
ザーボードと各ドウターボードとの間のクロックライン
３３の長さは２５．５〜３４．５インチである。各ドウ
ターボードのドライバ及びレシーバは、マザーボードに
接続される基板の端部に配置される。クロックラインと
データラインとは、マザーボードと各ドウターボードと
の間でポイントツウポイント接続をなし、クロックライ
ン及びデータラインの各出力ドライバには組込直列成端
抵抗Ｒがある。
Description
【０００１】
【発明の属する技術分野】本発明は、多数のデータライ
ン及びクロックラインを有する高速システムに関し、特
に、クロックスキューを最小化し、１つのシステムクロ
ックを利用するリタイムマージンを最大化するための構
造に関する。
ン及びクロックラインを有する高速システムに関し、特
に、クロックスキューを最小化し、１つのシステムクロ
ックを利用するリタイムマージンを最大化するための構
造に関する。
【０００２】
【従来の技術】クロック信号は、１つのシステムにおけ
る素子間のデータ伝送タイミング及び制御のために提供
される。最高速の伝送速度を得るために最短のデータ／
クロックラインが設計者により考えられるが、システム
素子が複雑になるにつれて信号経路の相互接続数及び信
号経路の長さが増加し、これに従って、クロックユニッ
トのデータ／クロックラインも長くなる。システム速度
の減少に加えてデータ／クロックラインが長くなること
により、信号完全性(integrity) の損失の可能性を増加
させると共にクロックスキューの問題が発生する。
る素子間のデータ伝送タイミング及び制御のために提供
される。最高速の伝送速度を得るために最短のデータ／
クロックラインが設計者により考えられるが、システム
素子が複雑になるにつれて信号経路の相互接続数及び信
号経路の長さが増加し、これに従って、クロックユニッ
トのデータ／クロックラインも長くなる。システム速度
の減少に加えてデータ／クロックラインが長くなること
により、信号完全性(integrity) の損失の可能性を増加
させると共にクロックスキューの問題が発生する。
【０００３】
【発明が解決しようとする課題】高速システムにおける
データ経路に沿う信号損失を減少させるために、より低
速ではあるが多重にして、帯域幅やスループットを犠牲
にしないようにしたデータ経路ラインの設計が試みられ
ている。しかし多重データラインは、レシーバ（受信
器）での信号損失の可能性が増加する。
データ経路に沿う信号損失を減少させるために、より低
速ではあるが多重にして、帯域幅やスループットを犠牲
にしないようにしたデータ経路ラインの設計が試みられ
ている。しかし多重データラインは、レシーバ（受信
器）での信号損失の可能性が増加する。
【０００４】また、高速データ経路の伝搬遅延を伝送ラ
インインピーダンスにマッチさせることにより、信号ラ
インの長さを減少させる多様な試みもなされている。こ
の技術は、重要な要素であるライン長さ（及びインピー
ダンス）に差が多く、そして、インピーダンスのミスマ
ッチから必然的に歪みを招くことになるため、達成が難
しい。
インインピーダンスにマッチさせることにより、信号ラ
インの長さを減少させる多様な試みもなされている。こ
の技術は、重要な要素であるライン長さ（及びインピー
ダンス）に差が多く、そして、インピーダンスのミスマ
ッチから必然的に歪みを招くことになるため、達成が難
しい。
【０００５】このような観点からみて、クロックスキュ
ーを最小化してレシーバでのリタイムマージンを最大化
しつつ、高速のデータ伝送を維持する構造が必要になっ
ている。
ーを最小化してレシーバでのリタイムマージンを最大化
しつつ、高速のデータ伝送を維持する構造が必要になっ
ている。
【０００６】
【課題を解決するための手段】本発明では、データ及び
クロックラインを備えたシステムのための回路基板配置
を提供し、関連技術の弱点を実質的に解決する。
クロックラインを備えたシステムのための回路基板配置
を提供し、関連技術の弱点を実質的に解決する。
【０００７】一般に、システムのためのマザーボード
（主回路基板）をデザインするとき、データドライバと
レシーバとの間の伝搬遅延を充足させるためには、９〜
１８インチのデータラインの長さをキープしなければな
らない。すべてのクロックラインの長さはほぼ等しくさ
れ、一般に３０インチ（±１５％）である。
（主回路基板）をデザインするとき、データドライバと
レシーバとの間の伝搬遅延を充足させるためには、９〜
１８インチのデータラインの長さをキープしなければな
らない。すべてのクロックラインの長さはほぼ等しくさ
れ、一般に３０インチ（±１５％）である。
【０００８】ライン長を減少させるために、すべてのク
ロック及びデータラインのドライバ及びレシーバは、マ
ザーボードと接続するドウターボード（補助回路基板）
の端部に位置し、また、ドライバ及びレシーバのセット
アップ／ホールドタイムを最少に維持する。
ロック及びデータラインのドライバ及びレシーバは、マ
ザーボードと接続するドウターボード（補助回路基板）
の端部に位置し、また、ドライバ及びレシーバのセット
アップ／ホールドタイムを最少に維持する。
【０００９】すべてのクロックライン及びデータライン
は、高感度の信号を提供する一方で信号の遅延を減少さ
せるポイントツウポイント接続方式でデザインされる。
すべてのデータ及びクロックラインは、信号の歪みを減
少させるためにドライバの出力に組み込まれた直列成端
抵抗を備える。
は、高感度の信号を提供する一方で信号の遅延を減少さ
せるポイントツウポイント接続方式でデザインされる。
すべてのデータ及びクロックラインは、信号の歪みを減
少させるためにドライバの出力に組み込まれた直列成端
抵抗を備える。
【００１０】このための本発明は、主回路基板とこれに
接続される多数の補助回路基板とをもつシステムにおい
て、主回路基板と各補助回路基板との間のデータライン
を約９〜１８インチの長さとし、そして、主回路基板と
各補助回路基板との間のクロックラインを約２５．５〜
３４．５インチの長さとすることを特徴とする。
接続される多数の補助回路基板とをもつシステムにおい
て、主回路基板と各補助回路基板との間のデータライン
を約９〜１８インチの長さとし、そして、主回路基板と
各補助回路基板との間のクロックラインを約２５．５〜
３４．５インチの長さとすることを特徴とする。
【００１１】
【発明の実施の形態】以下、本発明のより具体的な説明
のために好適な実施形態を説明する。
のために好適な実施形態を説明する。
【００１２】図１は、本発明を適用したシステムアーキ
テクチャ１０の概略を示す。本実施形態ではバス構造に
関連して説明するが、その他の高速データシステム、例
えば、高速電子通信システムでも適用可能である。
テクチャ１０の概略を示す。本実施形態ではバス構造に
関連して説明するが、その他の高速データシステム、例
えば、高速電子通信システムでも適用可能である。
【００１３】システムバス構造１０は、多数のシステム
プロセッサユニットＳＰＵ１４ａ，１４ｂ、システムイ
ンタフェースユニットＳＩＵ１６、システムスイッチユ
ニットＳＳＵ１８、システムクロックユニットＳＣＵ２
０とそれぞれ接続したバックプレインバス１２を備え
る。多数のＳＰＵ、ＳＩＵ、及びＳＣＵが示されている
が、これに限らず、各ユニットを単一にした形態を含め
ていかなるユニット数であってもバックプレインバス１
２とインタフェース可能である。
プロセッサユニットＳＰＵ１４ａ，１４ｂ、システムイ
ンタフェースユニットＳＩＵ１６、システムスイッチユ
ニットＳＳＵ１８、システムクロックユニットＳＣＵ２
０とそれぞれ接続したバックプレインバス１２を備え
る。多数のＳＰＵ、ＳＩＵ、及びＳＣＵが示されている
が、これに限らず、各ユニットを単一にした形態を含め
ていかなるユニット数であってもバックプレインバス１
２とインタフェース可能である。
【００１４】この実施形態において、バックプレインバ
ス１２は、マスタ側のアクティブＳＰＵ１４ａとスレー
ブ側の各種インタフェースユニット１６、スイッチユニ
ット１８、クロックユニット２０との間に接続される。
スタンバイＳＰＵ１４ｂもスレーブモードで動作する。
アクティブＳＰＵ１４ａ及びスタンバイＳＰＵ１４ｂに
ついては、システム用マスタプロセッサが１つのみ存在
するように、ＳＰＵのうちいずれか１つがマスタ（アク
ティブ）、他はスレーブ（スタンバイ）とならなければ
ならない。
ス１２は、マスタ側のアクティブＳＰＵ１４ａとスレー
ブ側の各種インタフェースユニット１６、スイッチユニ
ット１８、クロックユニット２０との間に接続される。
スタンバイＳＰＵ１４ｂもスレーブモードで動作する。
アクティブＳＰＵ１４ａ及びスタンバイＳＰＵ１４ｂに
ついては、システム用マスタプロセッサが１つのみ存在
するように、ＳＰＵのうちいずれか１つがマスタ（アク
ティブ）、他はスレーブ（スタンバイ）とならなければ
ならない。
【００１５】本発明は、図２に示すように、１３個のド
ウターボードとインタフェースする２個のＳＣＵ３０
ａ，３０ｂ（ホット／スタンバイ）を含むクロック基板
３９（ＳＣＵ）を有するマザーボードの例を参考にして
説明される。１３個のドウターボードは、２個のＳＳＵ
３２，３４（１：１リダンダンシーのため）、２個のＳ
ＰＵ３６，３８、及び９個のＳＩＵ２１〜２９から構成
される。
ウターボードとインタフェースする２個のＳＣＵ３０
ａ，３０ｂ（ホット／スタンバイ）を含むクロック基板
３９（ＳＣＵ）を有するマザーボードの例を参考にして
説明される。１３個のドウターボードは、２個のＳＳＵ
３２，３４（１：１リダンダンシーのため）、２個のＳ
ＰＵ３６，３８、及び９個のＳＩＵ２１〜２９から構成
される。
【００１６】ＰＥＣＬ（疑似エミッタ接続ロジック：Ps
eudo Emitter Coupled Logic）信号を利用する多数の５
０ＭＨｚクロックライン３３は、クロックドライバ３１
ａ，３１ｂから発生して各ドウターボードのそれぞれへ
受信される。
eudo Emitter Coupled Logic）信号を利用する多数の５
０ＭＨｚクロックライン３３は、クロックドライバ３１
ａ，３１ｂから発生して各ドウターボードのそれぞれへ
受信される。
【００１７】また、多数の５０Ｍｂｐｓ(milion bits p
er second)データライン３５（ Transistor-Transistor
Logic；ＴＴＬ信号）は、２個のＳＳＵ３２，３４を９
個のＳＩＵ２１〜２９及び２個のＳＰＵ３６，３８へ接
続する。図２に示されているように、データの流れは両
方向である。
er second)データライン３５（ Transistor-Transistor
Logic；ＴＴＬ信号）は、２個のＳＳＵ３２，３４を９
個のＳＩＵ２１〜２９及び２個のＳＰＵ３６，３８へ接
続する。図２に示されているように、データの流れは両
方向である。
【００１８】各クロックドライバ３１ａ，３１ｂ及びデ
ータドライバ３７は、ドライバ隣接の出力端に組込直列
成端抵抗器Ｒを備えている。この抵抗器Ｒの値は約４７
Ωである。この値は本発明の実施内で変更可能である。
ータドライバ３７は、ドライバ隣接の出力端に組込直列
成端抵抗器Ｒを備えている。この抵抗器Ｒの値は約４７
Ωである。この値は本発明の実施内で変更可能である。
【００１９】また、抵抗器Ｒはドライバ出力のダウンス
トリームの何処でも位置でき、信号歪みの減少に重要な
影響をもつので、ドライバの出力に抵抗器Ｒを位置させ
るようにすることが望ましい。
トリームの何処でも位置でき、信号歪みの減少に重要な
影響をもつので、ドライバの出力に抵抗器Ｒを位置させ
るようにすることが望ましい。
【００２０】図３は、ドウターボードの接続配列を図示
した図２のマザーボードの背面図である。各ドウターボ
ードは、メイル(male)コネクタ（例えば、ＡＭＰ Ｚ−
ＰＡＣＫ ２ｍｍ ＨＭコネクタ）を利用して接続され
る。これに相当する他の適合コネクタも利用可能であ
る。
した図２のマザーボードの背面図である。各ドウターボ
ードは、メイル(male)コネクタ（例えば、ＡＭＰ Ｚ−
ＰＡＣＫ ２ｍｍ ＨＭコネクタ）を利用して接続され
る。これに相当する他の適合コネクタも利用可能であ
る。
【００２１】図４は、クロックユニット３０ａ，３０ｂ
とドウターボードとの間の５０ＭＨｚクロックライン接
続を示す分解透視図である。各ドウターボードは、＋５
０ＭＨｚ及び−５０ＭＨｚのクロック信号をＳＣＵ３０
ａ，３０ｂからそれぞれ受信する。従って、５２本の全
信号線を有するように、ドウターボード当り４本のクロ
ックラインが提供される。ドウターボードとＳＣＵとの
間のクロックライン接続は、ポイントツウポイント接続
の関係にある。
とドウターボードとの間の５０ＭＨｚクロックライン接
続を示す分解透視図である。各ドウターボードは、＋５
０ＭＨｚ及び−５０ＭＨｚのクロック信号をＳＣＵ３０
ａ，３０ｂからそれぞれ受信する。従って、５２本の全
信号線を有するように、ドウターボード当り４本のクロ
ックラインが提供される。ドウターボードとＳＣＵとの
間のクロックライン接続は、ポイントツウポイント接続
の関係にある。
【００２２】図５は、クロックユニット３０ａ／ドウタ
ーボードインタフェースの代表的な回路図を示す。各ク
ロックユニット／ドウターボードの接続は同様の回路素
子を含む。３０インチ（±１５％）の長さを有するクロ
ックライン３３を経由してドウターボードのレシーバ５
１に接続されるクロックドライバ３１ａは、＋５０ＭＨ
ｚ及び−５０ＭＨｚのＰＥＣＬクロック信号を発生させ
る。
ーボードインタフェースの代表的な回路図を示す。各ク
ロックユニット／ドウターボードの接続は同様の回路素
子を含む。３０インチ（±１５％）の長さを有するクロ
ックライン３３を経由してドウターボードのレシーバ５
１に接続されるクロックドライバ３１ａは、＋５０ＭＨ
ｚ及び−５０ＭＨｚのＰＥＣＬクロック信号を発生させ
る。
【００２３】４７Ωの抵抗値を有する抵抗器Ｒは、信号
歪みを減少させるためにドライバ３１ａの出力に接続さ
れ、また、ドライバ及びレシーバは、信号経路の長さを
最小化するために基板の端部に位置する。ドライバ及び
レシーバは、各基板のエッジから１．３〜３．０ｃｍ内
に配置される。５０ＭＨｚクロックラインに対するＺ０
は、６０Ω（±１５％）である。
歪みを減少させるためにドライバ３１ａの出力に接続さ
れ、また、ドライバ及びレシーバは、信号経路の長さを
最小化するために基板の端部に位置する。ドライバ及び
レシーバは、各基板のエッジから１．３〜３．０ｃｍ内
に配置される。５０ＭＨｚクロックラインに対するＺ０
は、６０Ω（±１５％）である。
【００２４】この例のデータライン３５を詳細に説明す
る。データライン３５は、非同期式伝達モード(Asynchr
onous Transfer Mode ：ＡＴＭ) のセルを交換するよう
に接続される。各ＡＴＭセルは、５バイトヘッダフィー
ルドと４８バイト情報フィールドとからなる５３バイト
の長さである。
る。データライン３５は、非同期式伝達モード(Asynchr
onous Transfer Mode ：ＡＴＭ) のセルを交換するよう
に接続される。各ＡＴＭセルは、５バイトヘッダフィー
ルドと４８バイト情報フィールドとからなる５３バイト
の長さである。
【００２５】しかしながらデータラインは、他の伝統的
なパケット構造(packet topologies) 、例えばＸ．２５
やフレームリレー等もまた伝送でき、そして、Ｂ−ＩＳ
ＤＮ（広帯域総合情報通信網：Broadband Integrated S
ervices Digital Network)やＳＯＮＥＴ（同期式光加入
者網：Synchrounous Optical Network) のような高速通
信情報を伝送する汎用能力をもつ。
なパケット構造(packet topologies) 、例えばＸ．２５
やフレームリレー等もまた伝送でき、そして、Ｂ−ＩＳ
ＤＮ（広帯域総合情報通信網：Broadband Integrated S
ervices Digital Network)やＳＯＮＥＴ（同期式光加入
者網：Synchrounous Optical Network) のような高速通
信情報を伝送する汎用能力をもつ。
【００２６】図６及び図７は、２個のＳＳＵ３２，３４
と１１個のドウターボードとの間の両方向のポイントツ
ウポイントデータライン接続を示している。このデータ
ラインは、上述のようにＴＴＬ信号を利用する。
と１１個のドウターボードとの間の両方向のポイントツ
ウポイントデータライン接続を示している。このデータ
ラインは、上述のようにＴＴＬ信号を利用する。
【００２７】図６に示すように、１２本のデータライン
がＳＳＵ３２，３４をＳＰＵ３６，３８に接続し、４２
本のデータラインがＳＳＵ３２，３４をそれぞれＳＩＵ
２１〜２４に接続している。また図７に示すように、１
２本のデータラインがＳＳＵ３２，３４をそれぞれＳＩ
Ｕ２８，２９に接続し、４２本のデータラインがＳＳＵ
３２，３４をそれぞれＳＩＵ２５〜２７に接続してい
る。これら図６及び図７を合わせると３３０本のデータ
ラインを含む。
がＳＳＵ３２，３４をＳＰＵ３６，３８に接続し、４２
本のデータラインがＳＳＵ３２，３４をそれぞれＳＩＵ
２１〜２４に接続している。また図７に示すように、１
２本のデータラインがＳＳＵ３２，３４をそれぞれＳＩ
Ｕ２８，２９に接続し、４２本のデータラインがＳＳＵ
３２，３４をそれぞれＳＩＵ２５〜２７に接続してい
る。これら図６及び図７を合わせると３３０本のデータ
ラインを含む。
【００２８】図８は、ＳＳＵ３２，３４から残りの１１
個のドウターボードまで測定したときにほぼ９〜１８イ
ンチの長さとしたデータラインを示す。データドライバ
３７及びデータレシーバ４７のそれぞれを示す図９は、
図６、図７、及び図８に示した接続の回路レベルを示
す。クロックドライバと関係してすでに触れたように、
抵抗器Ｒ（４７Ω）が、信号歪みを減少させるためにデ
ータドライバ３７の出力に配置される。
個のドウターボードまで測定したときにほぼ９〜１８イ
ンチの長さとしたデータラインを示す。データドライバ
３７及びデータレシーバ４７のそれぞれを示す図９は、
図６、図７、及び図８に示した接続の回路レベルを示
す。クロックドライバと関係してすでに触れたように、
抵抗器Ｒ（４７Ω）が、信号歪みを減少させるためにデ
ータドライバ３７の出力に配置される。
【００２９】図９に示すように、１：１リダンダンシー
のために、各ＳＩＵ及びＳＰＵからのデータ信号はそれ
ぞれＳＳＵに送られている。また、リダンダンシーを理
由として、各ＳＳＵは、ＳＩＵ又はＳＰＵそれぞれにデ
ータ信号を送る。図示のように、データライン長は、デ
ータドライバとレシーバとの間で２．４〜７．０ｎｓの
伝搬遅延をもった約９〜１８インチとし、レシーバで損
失のないデータのリタイミングを可能にしている。５０
Ｍｂｐｓのデータ経路に対するＺ０は６０Ω（±１５
％）である。ドウターボードにおけるドライバ／レシー
バのセットアップ及びホールドタイムは、それぞれ１．
５ｎｓ（±５％）及び０ｎｓである。
のために、各ＳＩＵ及びＳＰＵからのデータ信号はそれ
ぞれＳＳＵに送られている。また、リダンダンシーを理
由として、各ＳＳＵは、ＳＩＵ又はＳＰＵそれぞれにデ
ータ信号を送る。図示のように、データライン長は、デ
ータドライバとレシーバとの間で２．４〜７．０ｎｓの
伝搬遅延をもった約９〜１８インチとし、レシーバで損
失のないデータのリタイミングを可能にしている。５０
Ｍｂｐｓのデータ経路に対するＺ０は６０Ω（±１５
％）である。ドウターボードにおけるドライバ／レシー
バのセットアップ及びホールドタイムは、それぞれ１．
５ｎｓ（±５％）及び０ｎｓである。
【００３０】また、データドライバ３７及びデータレシ
ーバ４７は、各基板エッジから０．５〜２．０インチ内
に配置される。これらのサイズは変更可能である。
ーバ４７は、各基板エッジから０．５〜２．０インチ内
に配置される。これらのサイズは変更可能である。
【００３１】以上の実施形態を用いて説明された本発明
が特許請求の範囲の技術思想内で多様に実施され得るこ
とは自明である。
が特許請求の範囲の技術思想内で多様に実施され得るこ
とは自明である。
【００３２】
【発明の効果】本発明において、クロック経路はクロッ
クスキュー及びクロック信号の歪みを最小化できるポイ
ントツウポイント接続を利用する。各クロック経路の長
さがほぼ等しいので、クロックスキューもまた最小化で
きる長所がある。
クスキュー及びクロック信号の歪みを最小化できるポイ
ントツウポイント接続を利用する。各クロック経路の長
さがほぼ等しいので、クロックスキューもまた最小化で
きる長所がある。
【００３３】また、データラインもポイントツウポイン
ト接続を利用する。レシーバで損失なくデータのリタイ
ミングを可能にしながら伝搬遅延を最小化するために、
データラインの長さを約９〜１８インチ内としている。
一定長さのデータライン及びクロックラインをもって一
定法則でドウターボードに配置したドライバ／レシーバ
をつなぐようにし、クロックスキューの影響、パターン
遅延、ドライバの伝搬遅延、セットアップ／ホールドタ
イム、及びクロック上昇／下降時間を最小化することを
可能としている。
ト接続を利用する。レシーバで損失なくデータのリタイ
ミングを可能にしながら伝搬遅延を最小化するために、
データラインの長さを約９〜１８インチ内としている。
一定長さのデータライン及びクロックラインをもって一
定法則でドウターボードに配置したドライバ／レシーバ
をつなぐようにし、クロックスキューの影響、パターン
遅延、ドライバの伝搬遅延、セットアップ／ホールドタ
イム、及びクロック上昇／下降時間を最小化することを
可能としている。
【００３４】更に、ドウター／マザーボードにおけるデ
ータ／クロック信号に対する約６０Ωの均一なインピー
ダンスは、基板間コネクタピンのインピーダンスにマッ
チし、ミスマッチしたインピーダンスによる歪みを減少
させ得る。
ータ／クロック信号に対する約６０Ωの均一なインピー
ダンスは、基板間コネクタピンのインピーダンスにマッ
チし、ミスマッチしたインピーダンスによる歪みを減少
させ得る。
【００３５】更にいっそう信号歪みを減少させるため
に、直列抵抗が伝送ドライバの出力側に提供される。加
えて、５０Ｍｂｐｓのデータ交換は、５０ＭＨｚクロッ
クの１サイクル内でマザーボード上から発生することが
できる。
に、直列抵抗が伝送ドライバの出力側に提供される。加
えて、５０Ｍｂｐｓのデータ交換は、５０ＭＨｚクロッ
クの１サイクル内でマザーボード上から発生することが
できる。
【図１】本発明を適用したシステム構造を示す概略図。
【図２】１個のマザーボードと１３個のドウターボード
とをもつシステムの概略図。
とをもつシステムの概略図。
【図３】ドウターボードに対するメイルコネクタをもつ
図２に示したマザーボードの背面図。
図２に示したマザーボードの背面図。
【図４】本発明に係るポイントツウポイントクロックラ
イン接続を示す分解透視図。
イン接続を示す分解透視図。
【図５】本発明によるクロックラインを示す回路図。
【図６】本発明に係る６個のドウターボードに対するポ
イントツウポイントデータライン接続を示す分解透視
図。
イントツウポイントデータライン接続を示す分解透視
図。
【図７】本発明に係る残りのドウターボードに対するポ
イントツウポイントデータライン接続を示す分解透視
図。
イントツウポイントデータライン接続を示す分解透視
図。
【図８】本発明に係るポイントツウポイントデータライ
ン接続を示す概略図。
ン接続を示す概略図。
【図９】本発明によるデータラインを示す回路図。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 李 峻圭 アメリカ合衆国20879メリーランド，ゲイ ザースバーグ，アパート．エッチ，トロッ ターズリッジレーン804 (72)発明者 宋 聖▲みん▼ アメリカ合衆国20879メリーランド，ゲイ ザースバーグ，アパート．シー，ギャロッ プヒルロード802 (72)発明者 李 揆錫 アメリカ合衆国20879メリーランド，ゲイ ザースバーグ，アパート．エッチ，トロッ ターズリッジレーン806
Claims (10)
- 【請求項１】 １つの主回路基板及びこれに接続される
多数の補助回路基板を有するシステムにおいて、主回路
基板と各補助回路基板との間のデータラインを約９イン
チ〜約１８インチの長さとし、そして、主回路基板と各
補助回路基板との間のクロックラインを約２５．５イン
チ〜約３４．５インチの長さとしたことを特徴とするシ
ステム。 - 【請求項２】 各補助回路基板において前記データライ
ンの各端に接続されるドライバ及びレシーバが、各補助
回路基板の端部に配置される請求項１記載のシステム。 - 【請求項３】 前記ドライバ及びレシーバのセットアッ
プ及びホールドタイムがそれぞれ約１．５ｎｓ及び０ｎ
ｓである請求項２記載のシステム。 - 【請求項４】 多数のクロックユニットが備えられてお
り、この各クロックユニットの端部それぞれに、前記ク
ロックラインの各端に接続されるドライバ及びレシーバ
が配置される請求項１記載のシステム。 - 【請求項５】 前記クロックラインが、主回路基板と各
補助回路基板との間にポイントツウポイント接続を有す
る請求項１記載のシステム。 - 【請求項６】 前記データラインが、主回路基板と各補
助回路基板との間にポイントツウポイント接続を有する
請求項１記載のシステム。 - 【請求項７】 前記各データ及びクロックラインの出力
ドライバに組込直列成端抵抗を含む請求項１記載のシス
テム。 - 【請求項８】 前記抵抗が約４７Ωの値をもつ請求項７
記載のシステム。 - 【請求項９】 前記データ及びクロックラインが約６０
Ωのインピーダンスを有する請求項１記載のシステム。 - 【請求項１０】 前記ドライバとレシーバとの間の伝搬
遅延が約２．４〜約７．０ｎｓである請求項２記載の記
載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US48239495A | 1995-06-07 | 1995-06-07 | |
| US08/482394 | 1995-06-07 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09167038A true JPH09167038A (ja) | 1997-06-24 |
Family
ID=23915894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8145763A Pending JPH09167038A (ja) | 1995-06-07 | 1996-06-07 | 高速システムにおけるクロックスキューを最小化してリタイムマージンを最大化するための構造 |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JPH09167038A (ja) |
| KR (1) | KR970002691A (ja) |
| CN (1) | CN1101097C (ja) |
| GB (1) | GB2301994B (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6539509B1 (en) * | 1996-05-22 | 2003-03-25 | Lsi Logic Corporation | Clock skew insensitive scan chain reordering |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS6228823A (ja) * | 1985-07-31 | 1987-02-06 | Toshiba Corp | 信号切換回路 |
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| JPH04344511A (ja) * | 1991-05-22 | 1992-12-01 | Nec Commun Syst Ltd | 活線挿抜方式 |
| JPH06274253A (ja) * | 1993-03-24 | 1994-09-30 | Matsushita Electric Ind Co Ltd | ラック装置 |
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| WO1993018463A1 (en) * | 1992-03-06 | 1993-09-16 | Rambus, Inc. | Method and circuitry for minimizing clock-data skew in a bus system |
| US5446410A (en) * | 1992-04-20 | 1995-08-29 | Matsushita Electric Industrial Co.,Ltd. | Semiconductor integrated circuit |
-
1996
- 1996-02-05 KR KR1019960002710A patent/KR970002691A/ko not_active IP Right Cessation
- 1996-05-22 GB GB9610706A patent/GB2301994B/en not_active Expired - Fee Related
- 1996-06-04 CN CN96106839A patent/CN1101097C/zh not_active Expired - Fee Related
- 1996-06-07 JP JP8145763A patent/JPH09167038A/ja active Pending
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Also Published As
| Publication number | Publication date |
|---|---|
| CN1101097C (zh) | 2003-02-05 |
| CN1149238A (zh) | 1997-05-07 |
| KR970002691A (ko) | 1997-01-28 |
| GB2301994A (en) | 1996-12-18 |
| GB2301994B (en) | 1997-08-06 |
| GB9610706D0 (en) | 1996-07-31 |
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