JPS62278822A - シリアル変換転送システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〔産業上の利用分野〕 この発明はパラレルデータを一旦シリアルデータに変換
して転送するシリアル変換転送システムに関するもので
ある。

〔従来の技術〕

第２図は従来のシリアル変換転送システムを示すブロッ
ク図であシ、（ＩＬ）、　（ｌｒ）は前者が左側の、後
者が右側の（符号のり、ｒはそれぞれ左、右を意味し以
下同様であり省略する）、いずれも送り手兼受け手のパ
ラレルデータ系であって、こ＼ではパーソナルコンピュ
ータ、（２１）はパラレルデータ系（１Ｊ−）からのパ
ラレルデータ信号を一時蓄える送信バッファレジスタ、
（３４）は送信バッファレジスタが空いたことを示すエ
ンプティフラグ回路、（４Ｌ）は送信バッファレジスタ
（２Ｌ）に蓄えられているパラレルデータを入力し、シ
リアルデータを出力する送信シフトレジスタ、（５２）
は送受信サンプリングクロックを発生するボーレートジ
ェネレータタイマ、（６Ｌ）はサンプリングクロックを
得てシフトレジスタ（４Ｌ）にクロック信号を与えるシ
フトクロック発生回路、（７Ｌ）はパリティ信号をシフ
トレジスタ（４Ｌ）に与えるパＩＪ　ｆイ発生回路、（
８Ｌ）はストップビットをシフトレジスタ（４Ｌ）に与
えるストップビット発生回路、（１ｏＬ　）はこの例で
は送信バッファレジスタ（２ｊ）。

エンプティフラグ回路（３ｊ）　、送信シフトレジスタ
（４Ｌ）　ｌボーレートジェネレータタイマ（５Ｌ）　
。

シフトクロック発生回路（６１）　、パリティ発生回路
（７Ｌ）およびストップビット発生回路（８−’）で構
成される本のであってパラレルデータ信号をシリアルデ
ータ信号に変換し出力する送信部、（１ｏｒ）は送信部
（１０Ｌ）とまったく同様の送信部（２０Ｌｒ）左から
右側へ送信部（１０Ｊ、）の出力を転送する転送線、（
２０ｒＬ）は転送線（２０Ｌｒ　）と同様の転送線、（
３０Ｌ）はボーレートジェネレータタイマ（５Ｌ）のサ
ンプリングクロックを受信用に１６分周したクロックを
出力するクロック制御回路、（３０ｒ）は回路（３ＣＩ
Ｌ）と同様のクロック制御回路、（３１ｒ）は転送線（
２０ｊｒ）からシリアルデータ信号をクロック制御回路
（３０ｒ）のクロック信号と共に受信しスタートビット
を検出するスタートビット検出回路、（３２ｒ）はスタ
ートビット検出回路（３１ｒ　）を介してサンプリング
クロックによりシリアルデータ信号をシフトインし、パ
ラレルデータに変換して出力する受信シフトレジスタ、
（３３ｒ）はパリティチェック回路、（３４ｒ）はパリ
ティエラーフラグ回路、（３５ｒ　）は同期はずれを検
出するフレーミングエラー検出回路、（３６ｒ）は受信
シフトレジスタ（３２ｒ）からのパラレルデータ出力を
一時蓄える受信バッファレジスタ、（３７ｒ）は受信バ
ッファレジスタ（３６ｒ）にデータが格納されているこ
とを示す受信バッファフルフラグ回路、（３８ｒ）は受
信バッファレジスタ（３６ｒ）にデータがある場合に、
次のデータが受信シフトレジスタ（３２ｒ）から転送さ
れるとセットされるオーバーランエラーフラグ回路、（
４Ｏｒ）はこの例ではスタートビット検出回路（３１ｒ
　）。

受信シフトレジスタ（３２ｒ）、パリティチェック回路
（３３ｒ）、　ハリティエラーフラグ回路（３４ｒ）、
フレーミングエラー検出回路（３５ｒ　）＋受信バッフ
ァレジスタ（３６ｒ）、バッファフルフラグ回路（３７
ｒ）およびオーバーランエラーフラグ回路（３８ｒ）で
構成されるものであって、シリアルデータ信号を受信し
、パラレルデータ信号をパラレルデータ系（ｌｒ）に与
える受信部、（４０ｊ）は受信部（４Ｏｒ）と同様の受
信部である。

従来のシリアル変換転送システムは上記のように構成さ
れていたので、第３図に示すように送信側でＩＩＱＩＩ
レベルのスタートビット■と１１１１＋のストップピッ
ｉｆ）ではさまれた複数のビット部分σｑにデータやパ
リティ指数を入れた短い時系列信号−をシリアルにつな
げたシリアル信号に変換する。

受信側はビットレートや時系列信号−のビット長。

パリティ指数の定義やそのビット部分ｑＯ中の出現位置
等のフォーマットについてあらかじめ知らされているた
め、スタートビット１０の立下りからトリガーを得て送
られて来たシリアルデータ信号を元のパラレルデータ信
号に復元ができるようになっていた。

〔発明が解決しようとする問題点〕

上記のような従来のシリアル変換転送システムではシリ
アルデータ信号のビット当り周期が受信部（４Ｏｒ　）
　（４ＯＬ　）にあらかじめ知らされているから元のパ
ラレルデータ信号に復元することができたが、この周期
が複数の候補値のどれになるか受信部（４Ｏｒ　）　（
４０２）にわからない場合にはクロック信号の周波数が
合わず、シリアルデータ信号の個々のデータをひろうこ
とはできず、元のパラレルデータ信号に復元できないと
云った問題点があった。

この発明は上記の如き問題点を解決するためになされた
もので、ビット当υ周期が複数の候補値のいずれである
か不明のシリアルデータ信号を送っても元のパラレルデ
ータ信号に復元することのできるシリアル変換転送シス
テムを提供することを目的とする。

〔問題点を解決するための手段〕

この発明に係るシリアル変換転送システムは送り手のパ
ラレルデータ系から送信部へパラレルデータ信号を入力
すると、スタートビットで始まる複数ビットからなる点
で共通の複数の時系列信号が連なってなるシリアルデー
タ信号に変換され、この信号が転送線に送られ、その際
あらかじめ先頭の前記時系列信号の前記スタートビット
の次のビットの論理レベルが前記スタートビットの逆に
なるよう、クロック信号伝達手段が前記送信部を制御し
、クロック信号発生手段が前記転送線から入力した前記
先頭の時系列信号の前記スタートビットのパルス幅を前
記シリアルデータ信号の１ビット当りの時間として、あ
らかじめ知らされている複数の候補値と比較し、最も近
い前記候補値を周期とするクロック信号を出力し、前記
クロック信号によって受信部が前記転送線から前記シリ
アルデータ信号を受信し前記パラレルデータ信号を復元
して、これを受け手のパラレルデータ系に与えるように
したものである。

〔作用〕

この発明においては、クロック信号発生手段が、シリア
ルデータ信号の最初のスタートビットのパルス幅をあら
かじめ知らされている複数の候補値と比較し、正確なパ
ルス幅のクロック信号を出力する。

〔実施例〕

第１図はこの発明の一実施例を示すブロック図であり、
（ＬＬ）　〜（８Ｌ）、　　（ｌｒ）　〜（８ｒ）、　
　（１０２）、　（１０ｒ）、　（２０ｊｒ）、　　（
２０ｒ４）、　　（３１Ｌ）　〜（３８１）、　　（３
１ｒ）〜（３８ｒ）、　（４０Ｊ）、　（４Ｏｒ）はい
ずれも従来の同一符号のものと同一または相当部分、（
３０ｊａ）、　（３０ｒａ）はそれぞれ対応する転送線
、（２０ｒＪ）、　　（２０Ｌｒ）から送られて来るシ
リアルデータ信゛号の先頭の時系列信号（ホ）中のスタ
ートビットのパルス幅をあらかじめ知らされている複数
の候補値と比較し、最も近い候補値を１周期とするクロ
ック信号を対応する受信部（４０２）、　　（４０ｒ）
のスタートビット検出回路（３１ｊ）、　（３１ｒ）に
与えるクロック信号発生手段、（１００Ｌ）、　　（ｌ
ｏｏｒ）は第４図の如くシリアにデータ信号の先頭の時
系列信号■のスタートビット（７）の次のビットのレベ
ルを“１゛１にするクロック信号伝達手段である。

補足すると、上記の最も近い候補値を求める方法は、ま
ず第５図に示すように、ゲート（ｎｏ）の一方の入力に
シリアル信号をもう一方の入力にスタートビット■のパ
ルス幅より短い矩形波を入れる。すると、出力からスタ
ートビットのパルス幅に比例した数ｍなるパルスが得ら
れ、これをカウンタ（１２０）で求める。この後、第６
図のフローチャートに示すようなソフトで最も近い候補
値を得る０ この実施例は上記のように構成したので、従来のものと
同様の動作をすることは勿論、あらかじめビットレート
を知らされていなくとも、以上のようにして求められる
ので、前記の問題点についても解決されることは明白で
ある。

なお、上記実施例では、スタートビットのパルス幅をハ
ードウェアで求める場合について述べたが、ソフト的に
求めてもよい。

〔発明の効果〕

この発明は以上説明したとおり、クロック信号発生手段
がシリアルデータ信号の最初のスタートビットのパルス
幅から正確なパルス幅のクロック信号を出力するので、
シリアルデータ信号のビット省り周期があらかじめ受信
部に知らされていなくとも元のパラレルデータ信号に復
元することを可能にする効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図、第２図
は従来のシリアル変換転送システムを示すブロック図、
第３図は従来のシリアル変換転送システムで転送される
シリアルデータ信号の構成を示す概念図、第４図はこの
発明の一実施例で転送されるシリアルデータ信号の構成
を示す概念図、第５図はこの発明の一実施例を説明する
ための論理回路図、第６図はこの発明の一実施例を説明
するためのフローチャートである。 図において、（１Ｊ’）、（ｌｒ）はいずれも送り手兼
受け手のパラレルデータ系、（ｘｏＬ）、　（ｌｏｒ）
はいずれも送信部、（２０Ｌｒ）、　（２Ｏｒ４）　Ｉ
ｔ　イずれもＥ　送Ｒ１（３０Ｊａ）、　（３０ｒａ）
はいずれクロック信号発生手段、（４０り、　（４Ｏｒ
）はいずれも受信部、（１００Ｌ）、　（１００ｒ）は
いずれもクロック信号伝達手段である。 なお、各図中、同一符号は同一または相当部分を示す。 ｑ人　大岩増雄 第３図 第４図 第５図

Claims (1)

【特許請求の範囲】
1. （１）送り手のパラレルデータ系からパラレルデータを
   入力し、スタートビットで始まる複数ビットからなると
   云つた点で共通の複数の時系列信号が連なつてなるシリ
   アルデータ信号に変換し、これを転送線に出力する送信
   部と 先頭の前記時系列信号の前記スタートビットの次のビッ
   トの論理レベルが前記スタートビットの逆になるように
   、前記送信部を制御するクロック信号伝達手段と 前記転送線から前記先頭の時系列信号を入力し、その前
   記スタートビットのパルス幅を前記シリアルデータ信号
   の１ビット当りの時間として、あらかじめ知らされてい
   る複数の候補値と比較し、最も近い前記候補値を周期と
   するクロック信号を出力するクロック信号発生手段と 前記クロック信号によつて、前記転送線から前記シリア
   ルデータ信号を受信し、前記パラレルデータ信号を復元
   してこれを受け手のパラレルデータ系に与える受信部と
   を 備えたシリアル変換転送システム。