JPS6387041A - タイミングフラグ多重化装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、ディジタル伝送方式に係り、特に一定周期の
スーパーフレーム構成を形成づるデータ列のタイミング
フラグ多用化装置に関する。

（従来の技術） 近年、高速度且つ高精度でＡ／Ｄ変換したり、Ｄ／Ａ変
換づる集積回路等が益々使用し易い状況になりつつある
。このため、放送とか通信の分野で、音声信号をディジ
タル化して送る伝送形態が普及しつつある。この伝送形
態としては、例えば第１０図に示すように１フレーム毎
に区分けした構成にすることが一般的である。

即ち、音声データの伝送形態の単位となる１フレームは
、例えば２０４８ビツトで構成され、各フレームの最初
の（例えば１６ビツト）部分は、同期コードで、この同
期コードは受信側で再生用クロックを同期させるのに用
いられる。この同期コード部分の次の領域は、制御コー
ドで例えば１６ビツトから成り、伝送される音声データ
のモードの区別とか、ステレオとモノラルの区別をする
ための制御に用いられる。さらに、次のデータ部分は、
レンジビットとか独立データとして用いられる。このレ
ンジビットは、音声データを圧縮した際の圧縮の割合を
表すもので、この圧縮によってｍ子化雑音によるＳ／Ｎ
の低下を軽減している。

次の音声データ部分は、例えば４チヤンネルの音声デー
タとか２チヤンネルの音声データで占有され、さらにこ
の音声データの次には独立データ。

誤り訂正コード部分が設けられている。この誤り訂正コ
ード部分は、伝送されたデータに対し、誤り訂正を行う
とか、誤りの有無の検出に用いられる。

上記音声データのように１フレーム内で一定のサンプル
数毎に納めることができるものにおいては、上記各フレ
ームの最初の同期コードでフレーム単位で同期を取るこ
とができる。

しかしながら、音声データにおける振幅が大きいものに
対して圧縮してそのビット数を一定値以内に圧縮するよ
うにデータの圧縮を行うことができない種類のデータ、
例えば文字放送データ、静止画像データ等に対しては納
めることができなかったり９納めることができても無駄
となる部分が大きくなる場合がある。このため、１フレ
ームを構成するビット数を大きくすることも考えられる
が、その場合には上記音声データの場合におけるフレー
ム構成と異なるため、既存の受信端末では受信できなく
なる等の不具合が生じる。このため、第１０図の一般的
に用いられているフレーム構成を用い、上記音声データ
等で占有されるデータエリアを、１フレームを越えて複
数フレームに亘って使用する方法が採用されることが多
い。この場合、複数フレーム、つまりスーパーフレーム
を形成する各フレームのデータエリアは、どのスーパー
フレームに属するか、あるいは各スーパーフレームはど
のフレームから始まるのか識別手段あるいは同期手段が
必要になる。

上記スーパーフレームの同期をとるため、第１１図に示
すように、制御コードの１ビツトを用いて、スーパーフ
レームの周期でアクティブになるタイミングフラグＦＧ
としている場合がある。あるいは、データエリア内に、
特別の同期コード部分を設けたり、フレームの同期コー
ドを２種類用いてスーパーフレーム用タイミングフラグ
を形成している例もある。

ところで、上述のようにスーパーフレーム構造を採用す
る場合、複数のタイミング機能があると便利である。

例えばｎ個のフレームからなるスーパーフレーム構造で
、データの伝送を行う場合、ｎの整数倍を表す数ｍの情
報を伝送すると、受信側はこの数ｍが無い場合よりも、
現在の伝送位置状態をよりＩ！ｌ単且つ正確に知ること
ができる。又、文字放送のようにベージングの情報とし
て利用することもできる。

（発明が解決しようとする問題点） しかしながら、上述のような複数のタイミングをとる場
合、上記従来例では複数の制御ビットを用いることにな
り、制御用に設けた少ないビット数を、他の目的で使用
することができなくなってしまい、今少さらに別の機能
を盛込む必要が生じた場合等に障害になってしまう等の
欠点を生じる。

そこで本発明は以上の欠点を除去するもので、複数の制
御ビットを用いることなく、１ビツトで複数のタイミン
グフラグを形成することのできるタイミングフラグ多重
化装置を提供することを目的とする。

［発明の構成］ （問題点を解決するための手段及び作用）本発明のタイ
ミングフラグ多重化装置は、１フレーム内の制御コード
エリア等における１ビットコードを整数倍の周期でアク
ディプにづる第１のタイミングフラグ発生手段によって
、この整数倍のフレームでスーパーフレームを形成する
タイミングフラグとすると共に、少くともこのスーパー
フレームのさらに整数倍の周期に対しても、１ビットコ
ードをアクティブにする第２のタイミングフラグ発生手
段によって、１ごットコードを２つ以上の異るスーパー
フレームに対して多重化して用い、スーパーフレーム同
期用のタイミングフラグコード数の無駄をなくしている
。

（実施例） 以下、図面に示した実施例に基づいて本発明を詳細に説
明する。

第１図は本発明のタイミングフラグ多重化装置のタイミ
ングフラグ多重化送信装置の一実施例を示す。このタイ
ミングフラグ多重化送信装置１１を構成する８フレーム
カウンタ１２は、８フレームでスーパーフレームを構成
する場合におけるタイミングフラグを生成するためのカ
ウンタである。

この８フレームカウンタ１２は、クロック発生器１３の
クロックを計数して、８フレ一ム周期ごとにスーパーフ
レーム用タイミングフラグとなるキャリーパルスを出力
する。このキャリーパルスはオア回路１４を経てパラレ
ル・シリアル変換器（第１図ではＰ／Ｓで示す。）１５
に入力される。

又、上記８フレームカウンタ１２のキャリーパルスは、
タイミング発生器１６に入力され、このタイミング発生
器１６はキャリーパルスが所定数、例えば１０個入力さ
れると、タイミングコード信号に応じてその１０番目の
キャリーパルスが出力されるフレームの次のフレームに
おける制御符号期間にもパルスを出力し、このパルスに
よって、スーパーフレームが１０個伝送されるタイミン
グを示ずようにしている。

上記パラレル・シリアル変換器１５は、制御コード発生
器１７から入力されるパラレル制御コードを、シリアル
コードに変換すると共に、オア回路１４を経て入力され
るタイミングフラグをシリアル制御コード中に組入れら
れ、次段のパラレル・シリアル変換器１８に入力される
。上記タイミングフラグをシリアル制御コード中に組込
む手段としては、例えば制御コード発生器１７は、制御
コードを出力する際スーパーフレーム用タイミングフラ
グビットを“０”にして出力し、一方このビット出力は
、オア回路１４からの出力と論理和をとるようにすれば
良く、このようにして制御コードエリア内にはタイミン
グフラグが取込まれる。

上記パラレル・シリアル変換器１８は、同期パターン発
生器１９から出力されるパラレル同期パターンコードを
シリアルコードに変換し、信号出力端から出力される。

尚、このパラレル・シリアル変換器１８と信号出力端と
の間にはスイッチ２０が設けられており、このスイッチ
２ｏによって音声データを出力することもできる。尚、
フレーム単位で順次伝送する場合、上記同期パターン、
制御コードの次に文字放送用とが静止画像用等、スーパ
ーフレーム構造となるデータが出力される。

上記タイミングフラグ多重化送信装置１１の動作を第２
図のタイミングフラグのタイミングチャートを参照して
以下に説明する。

８フレームカウンタ１２は、８フレームの周期でもって
キャリーパルスを出力し、このキャリーパルスはオア回
路１４を通り、制御コードエリアの所定の１ビットコー
ドのタイミングでアクティブになり、８フレームのスー
パーフレーム用タイミングフラグになる°。この８フレ
ームごとにアクティブになるタイミングフラグを第２図
でＰ８で示す。

一方、上記タイミング発生器１６は、上記８フレームご
とに出力されるキャリーパルスを取込み、このキャリー
パルスが１０個入力されると、このキャリーパルスが１
０個統御たこと、つまり８゜フレームのタイミングを示
すパルスを出力する。

このパルスはオア回路１４を通り、パラレル・シリアル
変換器１５．１８を経て、８０フレームからなるスーパ
ーフレームを示すタイミングフラグとなる。このフラグ
を第２図で符号Ｐ８０で示す。

尚、第２図ではタイミングフラグのみを示しているが、
このタイミングフラグＰ８．Ｐ８０が組込まれたフレー
ム構造は第３図に示すものとなる。

上記各フレームの構造は、第１０図で示したものと同様
であり、スーパーフレーム用タイミングフラグは、ｔＩ
ＩＩＩＩＩｌコードエリア（このコードエリアは例えば
１６ビツトである）のｉ晩目の１ビツトがスーパーフレ
ーム用タイミングフラグコードを示すものに用いである
（ここで１≦ｉ≦１６である）。

第３図に示すように第１フレームの制御コードエリアに
おけるタイミングフラグコードは正論理でアクティブ、
つまり“１”になっており、この“１”は８０フレーム
のスーパーフレーム用タイミングフラグを示す。第２番
目のタイミングコ−ド“１″は、８フレームによるスー
パーフレームのタイミングを示す。

このようにして、制御コードエリアの１ビツトを第１の
スーパーフレーム、つまり８フレームで構成したスーパ
ーフレームと、第２のスーパーフレーム、つまり８０フ
レームで構成したスーパーフレームとを表わすように兼
用して多重化している。

従って、多重化しない場合における新たに必要になるタ
イミングフラグ用エリアを節約できる。

上記タイミングフラグが多重化して送信された場合、例
えば第４図に示すタイミングフラグ多重化受信８置２１
で受信する。

データ入力端に入力されたデータはシリアル・パラレル
変換器２２でパラレルデータに変換される。このパラレ
ルデータにおけるタイミングフラグコード部分のビット
はタイミングフラグ抽出器２３で抽出され、同期保護回
路（フライホイール保護回路）２４に入力される。

このフライホイール保護回路（以下ＦＷＰ回路と記す。

）２４は、８フレ一ムＦＷＰ回路２５と、８０フレ一ム
ＦＷＰ回路２６と、８フレ一ムＦＷＰ回路２６の出力パ
ルスを１フレーム遅延して８０フレ一ムＦＷＰ回路２６
に入力させる１フレーム遅延回路２７とからなる。

上記８フレ一ムＦＷＰ回路２５は、通常８フレームごと
に入力されるタイミングフラグに同期したパルスを出力
端２８から出力する。同様に、８０フレ一ムＦＷＰ回路
２６は、通常８０フレームごとに入力されるタイミング
フラグに同期したパルスを出力端２９から出力する。

上記８フレ一ムＦＷＰ回路２５の具体的構成を第５図に
示す。

８フレームカウンタ３１は、８フレームごとに８フレー
ムのタイミングフラグとなるキャリーパルスをその出力
端３２から出力すると共に、このキャリーパルスはフリ
ップフロップ３３のデータ入力端に印加される。

上記８フレームカウンタ３１は３人力のナンド回路３４
を経たリセットパルスの立上がりエツジにてリセットさ
れ、このリセットパルスは入力端３５に印加されるタイ
ミングフラグと同期したものになる。

上記フリップフロップ３３の出力は、ナンド回路３４に
入力されると共に、２つの２人カアンド回路３６．３７
に入力される。これらアンド回路３６．３７の出力は、
一致カウンタ３８、不一致カウンタ３９に入力され、ア
ンド回路３６．３７の各出力が１”であると各カウンタ
３６，３７はキャリーパルスを出力する。一致カウンタ
３８のキャリーパルスは２人カアンド回路４１を経て、
不一致カウンタ３９をリセットする。又、不一致カウン
タ３９のキャリーパルスは２人カアンド回路４２を経て
一致カウンタ３８をリセットすると共に、上記３人力の
ナンド回路３４に入力される。

又、上記２人力のアンド回路３７の出力は、一致カウン
タ３８をリセットするためのアンド回路４２に入力され
、他方のアンド回路３６の出力は不一致カウンタ３９を
リセットするためのアンド回路４１に入力される。

入力端３５に印加されるタイミングフラグパルスは、ア
ンド回路３６に入力されると共に、インバータ回路４３
．４４を経てアンド回路３７及びナンド回路３４に入力
される。

尚、上記フリップフロップ３３のクロック入力端には、
フレーム同期信号により、送信速度と同期したクロック
が印加される。

このように構成された８フレ一ムＦＷＰ回路２５は、８
フレームカウンタ３１によって、８フレームごとにキャ
リーパルスを出力し、このキャリーパルスがタイミング
フラグとなり、出力端３２から出力される。

例えば第６図（ａ）に示すように入力端３５にタイミン
グフラグが印加された場合、出力端３２から、８フレー
ムごとにタイミングフラグパルスを出力することを以下
に説明する。

第６図（ａ）における最初のタイミングフラグＰａに同
期したパルスＰａ’　が出力端３２から出力された後、
入力端３５には８フレ一ム期間経過しない内に誤ったパ
ルス５１が印加されたタイミングにおいては、フリップ
フロップ３３の出力は“０”であり、２つのアンド回路
３６．３７の出力は　“０″となｉ、従って、一致カウ
ンタ３８、不一致カウンタ３９は共にキャリーパルスを
出力しない。従って、８フレームカウンタ３１はこの誤
ったパルス５１でリセットされることなく、上記パルス
Ｐａ′でリセットされた後の計数動作を続行する。しか
して、８フレーム後に出力端からタイミングフラグｐｂ
と同期したパルスＰｂ′を出力する。

上記タイミングフラグｐｂが入力端３５に印加される正
規のタイミングでは、フリップフロップ３３の出力は“
１”となり、アンド回路３６を経て一致パルスが一致カ
ウンタ３８に入力され、この一致カウンタ３８はキャリ
ーパルスを出力し、不一致カウンタ３９をリセットして
、誤ったタイミングでキャリーパルスを出力しないよう
にする。

一方、入力端３５にタイミングフラグＰｂが印加され、
その後８フレーム期圏が経過しても、夕゛イミングフラ
グ５２が印加されない場合があると、このタイミングに
おいてはフリップフロップ３３の出力は“１″であり、
インバータ回路４３の出力も１”になる。従ってアンド
回路３７は不一致パルスを通し、不一致カウンタ３９は
キャリーパルスを出力し、一致カウンタ３８をリセット
する。又、８フレームカウンタ３１は、上記パルス５２
のタイミングでパルス５２′を出力すると共に、ナンド
回路３４の出力でリセットされる。

このようにして８フレ一ム周期で（８フレームによって
構成される）スーパーフレーム用タイミングフラグパル
スを確実に出力する。

尚、第４図における８０フレ一ムＦＷＰ回路２６も８０
フレ一ム周期でタイミングパルスを出力することができ
る。

第７図は、８０フレームでなく、８００フレームで第２
のスーパーフレームを構成した場合のタイミングフラグ
を示す。

この場合には、８００フレームごとに３つの連続するフ
レームにおけるタイミングフラグコードをそれぞれ“１
”にして、８００フレームのタイミングフラグであるこ
とを示すようにしている。

第７図に示すタイミングフラグの生成手段としては、第
１図に示すものを用いることができる。

この場合、タイミング発生器として、８フレームごとに
出力されるキャリーパルスが１００個入力された場合、
引き続く２つのフレームに対してパルスを２つ出力する
ようにすれば良い。又、受信装置として第４図において
、８０フレ一ムＦＷＰ回路２６の代りに８００フレ一ム
ＦＷＰ回路を用いると共に、さらに２フレ一ム遅延回路
を設けたものを用いれば良い。

第８図は制御コードエリアにおける１ビットコードをさ
らに多重化して送信するタイミングフラグを示す。

即ち、第２図に示すタイミングフラグは８フレームで構
成した第１のスーパーフレームと、８０フレームで構成
した第２のスーパーフレームのタイミングフラグを多重
化しているが、第８図ではさらに８００フレームで構成
した第３のスーパーフレームのタイミングフラグにも用
いている。

このタイミングフラグは８フレームごとに１つのフラグ
を出力し、８０フレームごとに２つのフラグを連続して
出力し、さらに８００フレームごとに３つのフラグを連
続して出力することによって、１つのタイミングフラグ
コードで３つの異るスーパーフレームのタイミングを表
わしている。

上記第８図に示すタイミングフラグを用いてデータを伝
送する場合、第１図に示す構成の装置を用いることがで
きる。

又、受信装置としては、例えば第９図に示す構成のもの
を用いることができる。

第９図に示す受信装置６１は、第４図に示す受信装！２
１におけるフライホイール保護回路２４に、８００フレ
一ムＦＷＰ回路６２及び１フレーム遅延回路６３を付加
してフライホイール保護回路６４を形成している。しか
して、８００フレームごとに、出力端６５から確実にタ
イミングフラグを出力できるようにしている。

尚、タイミングフラグを多重化する場合、上述した具体
例、例えば８フレ一ム周期で１回タイミングフラグをア
クティブにし、８０フレ一ム周期でさらにタイミングフ
ラグコードをアクティブにする場合、８フレ一ム周期で
アクティブになるフレームの次のフレームでアクティブ
にする場合に限定されるものでなく、１つおいたフレー
ムでアクティブにする等しても良い。

又、８フレームで第１のスーパーフレームを構成づるも
のに限らす１フレームの整数倍で構成することができる
し、第２のスーパーフレームもその整数倍であれば良い
。

又、タイミングフラグコードは、Ｉｆ　ｔｌＪコードエ
リアに設けるものに限らず、１フレーム内の所定位置で
あれば他のエリアに設けることもできる。

又、タイミングフラグコードを多重化する場合、このコ
ード１ビツト分で、３重以上のスーパーフレーム周期で
多重化することもできる。

尚、受信装置として、タイミングフラグの保護機能を有
するもので構成するものに限らず、保護機能を簡略化し
たものでも良い。

［発明の効果］ 以上述べたように本発明によれば、所定のスーパーフレ
ーム用タイミングコード１ビツトを、周期の異るスーパ
ーフレームに対してもアクティブにすることによって、
多重化して用いているので、複数ビットでタイミングコ
ードを構成する場合よりも、制御コードエリア等使用で
きるエリアが少なくなるのを防ぐことができる。

【図面の簡単な説明】 第１図は本発明の一実施例におけるタイミングフラグ多
重化送信装置の構成を示すブロック図、第２図は第１図
の送信装置で多重化して出力されるタイミングフラグを
示す説明図、第３図は制御ビットエリアに設けられたタ
イミングフラグロードでスーパーフレームを構成する場
合の様子を示す説明図、第４図は本発明におけるタイミ
ングフラグ多重化受信装置の一実施例の構成を示すブロ
ック図、第５図は８フレームに対するフライホイール保
護回路の構成を示す回路図、第６図は第５図の動作説明
図、第７図は第２図とは異るタイミングフラグの多重化
例を示す説明図、第８図は第７図とは異るタイミングフ
ラグの多重化によるパルス列を示す説明図、第９図は本
発明におけるタイミングフラグ多重化受信装置の他の実
施例を示すブロック図、第１０図は一般的に用いられる
ディジタルデータのフレーム構成を示を説明図、第１１
図は従来例におけるタイミングフラグのパルス列を示す
説明図である。 １１・・・タイミングフラグ多重化送信装置１２・・・
８フレームカウンタ １４・・・オア回路 １５．１８・・・パラレル・シリアル変換器１６・・・
タイミング発生器 １７・・・制御コード発生器 １９・・・同期パターン発生器 ２１・・・タイミングフラグ多重化受信装置第４図 第５図

Claims (1)

【特許請求の範囲】
1. １　ビットコードがタイミングフラグに割り合てられ、
   所定のビット数で１フレームを構成してディジタルデー
   タを伝送するものであって、１フレームの整数倍数ｎの
   周期になるフレームにおける前記１ビットコードをアク
   ティブにする第１のタイミングフラグ生成手段と、前記
   整数倍数ｎの整数倍数ｍの周期になるフレームにおける
   前記１ビットコードをアクティブにする第２のタイミン
   グフラグ生成手段とを設け、前記１ビットコードでタイ
   ミングフラグの多重化手段を形成したことを特徴とする
   タイミングフラグ多重化装置。