KR20080022187A - 제너릭 레이더 아키텍처 - Google Patents

Abstract

본 발명은, 교환이 처리 기능을 시간 변화시킴으로써 발생된 불규칙한 데이터 흐름의 형태로 구체화된 복합 전자 및/또는 정보 시스템의 일반적인 아키텍쳐에 관한 것이다. 본 발명의 목적은, 시스템에 의해 이용되는 기능 또는 기능의 일부를 각각 수행하는 복수의 처리 노드를 구비한 전자 시스템에 적응된 아키텍쳐를 개발하는 것이다. 상기 아키텍쳐는, 모든 모듈에 간략화된 헤더 및 동기화 데이터 엘리먼트를 포함한 공통 동기화 메시지를 공급하는 단일 동기화 링크 상에, 그리고 2 개의 개별 처리 노드들 사이에서의 데이터 교환을 각각 가능하게 하는 복수의 데이터 교환 비동기식 링크 상에 형성되며, 그 교환된 메시지는, 제너릭 헤더를 동반하는 처리가능한 데이터 엘리먼트를 포함한다. 비동기식 링크의 제너릭 헤더는, 교환된 데이터 엘리먼트가 대응하는 시스템 동작 단계와 관련이 있는 정보 아이템 전체를 포함한다. 동기식 링크의 간략화된 헤더는, 연관된 동기화 정보 아이템이 적용가능한 데이터의 스트림을 결정하게 한다. 각각의 처리 노드는, 동기식 링크 및 비동기식 링크와 인터페이스하는 수단을 포함한다. 본 발명은 특히, 전자기 센서나 음향 센서, 이를 테면 레이더와 소나의 구조에 적합하다.

전자 시스템 아키텍처, 처리 노드, 동기화 링크, 비동기식 데이터 교환 링크

Description

제너릭 레이더 아키텍처{GENERIC RADAR ARCHITECTURE}

발명의 분야

본 발명은, 복합 전자 및/또는 컴퓨터화된 시스템 아키텍처의 일반적인 분야에 관한 것으로, 상세하게는, 이러한 아키텍처의 다양한 엘리먼트들 사이에서의 정보 교환을 위한 구조의 분야에 관한 것이다. 매우 상세하게는, 정보 교환이, 가변 지속기간의 기능들을 때맞춰 처리함으로써 촉구되는 불규칙한 데이터 흐름의 형태를 취하는 복합 시스템에 관한 것이다.

본 발명은, 특히 전자기 센서나 음향 센서, 이를 테면, 레이더와 소나 (sonar) 의 설계자에게 적합하다.

발명의 배경-종래 기술

전자기 센서나 음향 센서의 현재 설계자들은, 이들 시스템을 구성하는 처리 서브어셈블리들에 의해 제공되는 기능들의 큰 복잡도 (complexity) 와 특히 관련된 새로운 문제에 직면한다. 이들 기능들의 복잡도는, 구현된 동작들의 복잡도로 인해, 시스템의 일 동작 페이즈에서 다른 동작 페이즈까지 처리되는 정보의 양 (정보의 흐름) 의 큰 변화만큼 크다. 따라서, 대형의 데이터 스트림이나 매우 소형의 데이터 스트림 중 어느 하나를 하나의 동일한 (one and the same) 기능부가 처리해야 할 수도 있다. 심지어는, 긴 데이터 스트림 및 짧은 데이터 스트림의 다양한 대안물을 하나의 동일한 기능부가 처리해야 할 수도 있다. 이것은, 특 히, 하나의 동일한 기능부의 경우, 처리 시간이 광범위하게 변할 수 있으며, 그 결과 이런 변화성이 하나의 자발적인 기능 유닛 또는 처리 노드에서, 다른 자발적인 기능 유닛 또는 처리 노드로 송신되는 데이터 흐름에 있어서, 시간의 경과에 따라 불규칙도를 초래한다는 것을 의미한다. 더욱이, 제공된 기능들은, 점점더 복잡해지고, 사이즈를 증가시키는 계산 부하 (computation load) 및 복잡도를 증가시키는 시퀀싱 동작을 동반한다.

원하는 성능 레벨에서의 이런 현재의 성장, 특히 미래 성장은, 특히, 현재 시스템이 설계된 종래의 아키텍처에 대해 관대하지 않다. 일반적으로 이들 아키텍처는, 명백히 자발적이지만 교환이 엄격하게 동기화된 특정 처리 노드에 의해 운반된 신호에 의하여 시퀀싱 전체가 확보되는 업무를 수행하는 동기식 머신의 개발에 기초한다. 따라서, 데이터 흐름의 불규칙성은, 이러한 처리 노드의 개발을 매우 어렵게 만든다.

이런 아키텍처의 효과는, 이런 방식으로 설계된 시스템을, 처리 업무를 수행하는 서브어셈블리들의 집합으로 분할하는 것이며, 각각의 서브어셈블리는, 다양한 동기화 신호를 발생시킬 책임이 있는, 서브어셈블리에 의해 제공된, 전용 세트의 동기화 신호에 의해 시간설정된다. 따라서, 그들은, 시스템이 대체로 단일 다기능 머신인 것으로 간주되는 더 한층 통합된 설계 단계를 막는다.

정보 교환 시에 과도한 동기와 연관되는 이런 분할은, 처리된 정보의 양에서 보면, 생성된 시스템의 처리 용량이 제한되게 한다. 채용된 아키텍처에 직접 기인할 수 있는 이런 제한은, 시스템의 계산 용량의 필요한 증가, 더욱이, 서브어 셈블리를 구성하는 처리 노드가 개별적으로 견딜 수 있는 증가를 방해한다.

이런 제한은, 성능 레벨이 계산 용량, 및 데이터 흐름의 변화에 적응하는 능력과 직접 관련된 미래 시스템에 대해 종래 아키텍처를 채용하기 어렵게 만든다.

현재 아키텍처의 또 다른 결점은, 전체 동기화의 책임이 있고, 다른 처리 노드들 각각에, 요구하는 동기화 신호 모두를 공급하는 일반적인 순서기 (sequencer) 주위의 다양한 처리 노드의 시퀀싱의 구성과 관련된다. 동기화 신호의 이런 집중된 생성은, 이런 시스템의 생성 및 개선을 복잡하게 만들고, 개발을 위해 그의 용량을 제한하는, 고도의 시스템에서의 매우 다수의 물리적 링크의 존재에 의해 실행에 옮겨진다.

본 발명의 설명

본 발명의 목적들 중 하나는, 소정의 일련의 업무에서, 각각의 처리 노드가 특별히 처리된 데이터의 흐름의 변화에 기초하여 시간에 따라 변할 수도 있는 속도로 책임을 다할 수 있는 업무 또는 업무들을 수행하도록 촉구된다는 사실을 고려하여, 복수의 서브어셈블리를 가진 시스템이 그들을 형성한 처리 노드들 각각의 계산 용량의 최적의 사용을 가능하게 하는 것이다.

다른 목표는, 개발할 수 있는 시스템들을 설계하게 하는 것으로, 일 시스템은, 대체로 시스템의 처리 용량이 증가할 수 있도록 계산 용량이 발전하고 있는 생명 과정에서 처리 서브어셈블리 및/또는 노드를 포함할 수 있다.

또 다른 목표는, 특히, 물리적 링크의 타입 및 개수를 제한함으로써 점점더 복잡한 시스템의 생성, 서비스 및 유지보수를 용이하게 하는 것이다.

이 때문에, 본 발명의 목적은, 복수의 처리 노드를 가진 전자 시스템 아키텍처, 상세하게는 레이더 검출 시스템 아키텍처이며, 여기서, 각각의 노드는, 시스템에 의해 구현된 기능 또는 기능의 일부를 제공한다. 이 아키텍처는,

- 모든 모듈에, 단순화된 헤더 (simplified header), 동기화 신호, 공통 베이스 클록 및 기준 데이트 (reference date) 를 가진 공통 동기화 메시지를 공급하는 단일 동기화 링크로서, 단순화된 헤더는, 동기화 정보가 적용된 데이터 스트림을 결정하는 것이 가능한, 상기 단일 동기화 링크,

- 복수의 비동기식 데이터 교환 링크로서, 각각의 링크는 2 개의 특정 처리 노드들 사이에서의 특정 메시지의 교환을 허용하고, 교환된 메시지는, 시스템 내의 다양한 처리 노드에 의해 이용되고 교환된 데이터가 참조하는 시스템의 동작 단계와 관련이 있는 정보 모두를 포함한 공통 제너릭 헤더를 동반하는 처리될 데이터를 갖는, 상기 복수의 비동기식 데이터 교환 링크를 특징으로 한다. 이 헤더는, 각 처리 노드가, 메시지에 보유된 데이터를 시스템의 동작 시에 결정된 페이즈와 연관시키게 하고, 이들 데이터가 처리될 필요가 있는지를 결정하게 한다.

본 발명에 의하면, 동기화 메시지가 포함하고 있는 단순화된 헤더는, 비동기식 링크에 의해 송신된 메시지들의 제너릭 헤더의 일부이며, 이는, 시스템에서 동일한 동작 단계에 해당한다.

본 발명에 의하면, 각각의 처리 노드는, 동기화 링크와 인터페이스하고 일반적인 동기화 메시지에 기초하여 그의 내부 시퀀싱을 구현하기에 적합한 수단을 갖는다. 또한, 각각의 처리 노드는, 데이터 교환 링크에 의해 송신된 데이터를 적절한 헤더와 연관시키기에 적합한 수단을 갖는다.

본 발명에 의하면, 동기화 링크는, 타이밍 클록 H, 동기화 신호, 및 2 진 데이터 프레임을 송신하고, 프레임을 구성하는 동기화 신호와 2 진 데이터는, 클록 H 의 폼 팩터 (form factor) 의 변조에 의해 송신되고, 시간 간격을 유지하는 변조는 클록 H 의 상승 에지를 분리한다.

본 발명의 일 특징에 의하면, 클록 H 의 폼 팩터의 변조는, 3 가지 상태, 즉,

- 클록 H 의 하이 상태가 로우 상태의 지속기간과 동등한 지속기간을 갖는 0 상태로서, 폼 팩터가 1/2 과 동등한, 상기 0 상태,

- 클록 H 의 하이 상태가 로우 상태의 지속기간보다 큰 지속기간을 갖는 1 상태로서, 폼 팩터가 1/2 보다 큰, 상기 1 상태, 및

- 클록 H 의 하이 상태가 로우 상태의 지속기간보다 작은 지속기간을 갖는 - 1 상태로서, 폼 팩터가 1/2 보다 작은, 상기 -1 상태를 포함한다.

더욱이, 프레임 내의 2 진 데이터 값은, 0 상태와 1 상태의 2 가지 상태로 인코딩되고, 동기화 신호는 -1 상태에 의해 식별된다.

본 발명의 다른 특징에 의하면, 동기화 링크 상의 데이터 프레임의 송신은, 동기화 신호의 송신에 의해 신호화된다. 프레임의 송신은 일반적으로, 시스템에 의한 동작 업무의 실행 개시에 대응한다. 레이더 시스템의 환경 내에서, 동작 업무의 일 예는 버스트일 수도 있다.

본 발명에 의하면, 각각의 처리 노드는, 그의 슬로우 클록을 동기화하며, 그 슬로우 클록의 주파수는, 동기화 신호를 이용하는 클록 주파수 H 의 약수이다.

본 발명의 구현의 바람직한 형태에 의하면, 동기화 신호는 유용한 동기화 정보를 포함한 데이터 프레임 또는 무용한 데이터를 포함한 더미 프레임 (dummy frame) 를 동반하면서, 주기적으로 방출된다.

이런 구현의 바람직한 형태에 의하면, 송신된 각각의 프레임은, 이 프레임이 진정한 (real) 프레임인지 더미 프레임인지 여부를 나타내는 비트 필드 (bit field) 를 갖는다.

본 발명의 일 구현 변형에 의하면, 동기화 신호는, 동기화 링크 상에서, 값 0, 1, 또는 -1 을 취할 수 있는 일련의 비트들로 구성된 시퀀스의 형태로 송신되며, 시퀀스의 구조는, 그 동기화 신호가 3 진 상관기 (ternary correlator) 를 이용하는 서브어셈블리에 의해 상관 피크를 검출함으로써 인식될 수 있도록 한정된다.

다른 구현 변형에 의하면, 2 진 프레임에 보유된 정보는, 오류를 검출하고 보정하는 코드를 이용하여 인코딩된다.

유리하게는, 이런 분산된 아키텍처는, 다양한 처리 어셈블리 및 노드의 비동기식 동작을 강화하게 한다. 2 개의 처리 노드들 사이에서의 각각의 데이터 교환은, 동기화 신호 또는 검증에 의한 개입 없이, 비동기식 링크에 의해 구현된다.

이 분산된 아키텍처는 또한, 각각의 처리 노드가 교환된 데이터의 흐름의 변화에 적응하게 한다.

따라서, 상기 시스템은, 대체로, 계산 용량이 종래 동기식 아키텍처와 동일 한 처리 노드를 동작시킴으로써 획득된 것보다 훨씬 더 높은 단일 논리 머신인 것으로 간주된다. 더욱이, 본 발명에 기초한 아키텍처 역시, 시스템에 의해 수행된 업무들을 기능들로 분할하게 하고, 동일한 기능은, 인쇄 회로와 같은 다양한 물리 엔티티에 대해 분배된 계산 노드를 구현할 수 있다. 따라서, 기능들로의 분할은, 유리하게는 시스템의 물리적 분할과 관계가 없다.

또한, 본 발명에 기초한 아키텍처는, 새로운 설계에 이어 모듈이 이익을 얻을 수 있는 계산 용량의 증가의 이용을 가능하게 한다. 또한, 수명 동안, 시스템에 대해 부가적인 기능의 구현을 가능하게 하며, 이런 구현은, 시스템의 기존의 구조의 어떤 큰 변형도 요구하지 않는다.

또한, 단일 동기화 링크의 셋업은, 구현될 물리적 링크의 개수를 제한한다는 이점이 있다. 또한, 단일 동기화 링크의 셋업은, 모든 처리 서브어셈블리 또는 노드가 동기화 신호와 연관된 타이밍 클록 H 에 기초하여 그 자신의 클록을 자발적으로 동기화하게 한다.

도면의 설명

이들 특징 및 이점은 물론 다른 특징 및 이점은, 첨부된 도면에 의해 예시된 설명 동안 보다 명백하게 나타날 것이다.

도 1 은, 본 발명에 기초한 아키텍처의 개략도를 나타낸 도면이다.

도 2 는, 본 발명에 기초한 아키텍처에 따라 개발된 처리 노드의 인터페이스 구조의 개략도이다.

도 3 은, 비동기식 처리를 구현한 처리 노드에 포함된 수단들의 개략적인 구 조를 나타낸 도면이다.

도 4 는, 동기식 처리를 구현한 처리 노드에 포함된 수단들의 개략적인 구조를 나타낸 도면이다.

도 5 는, 본 발명에 기초한 아키텍처에 따라 개발된 처리 노드에 구현된 데이터 라우팅의 기본적인 도면이다.

도 6 은, 적절한 헤더와 연관된 데이터의 일 예를 나타낸 도면이다.

도 7 은, 타이밍 클록 H 의 폼 팩터를 변조함으로써 데이터 비트를 인코딩하는 원리를 나타낸 도면이다.

도 8 은, 동기화 링크 상에서 송신된 신호 및 디지털 데이터의 구조를 나타낸 도면이다.

도 9 는, 동기화 링크에 의해 처리 노드의 슬로우 클록의 동기화 원리를 나타낸 도면이다.

상세한 설명

우선, 도 1 을 고려할 것이다. 도 1 은, 본 발명에 기초한 아키텍처의 일반적인 특징을 나타낸다. 도 1 은, 레이더와 같은 복합 전자 시스템에 의해 커버될 수도 있는, 기능들 모두를 나타내기 위한 기능도이다. 이런 시스템은, 외부 환경과 인터페이스 기능을 수행하는 제 1 군의 서브어셈블리 (11) 를 가질 수도 있으며, 여기서, 환경은, 예를 들어, 레이더와 같은 전자기 센서의 경우에는 대기일 수도 있지만, 소나 타입의 음향 센서의 경우에는 해양 환경일 수도 있으며, 심지어는 물리적 센서 타입의 임의의 특정 인터페이스일 수도 있다. 레이더 시 스템의 특정 경우에, 서브어셈블리 (11) 는 예를 들어, 하이퍼주파수 송신과 수신의 책임이 있는 서브어셈블리이다.

이런 시스템은 또한, 아날로그 역할을 지닌 일정 개수의 서브어셈블리 (12) 를 가질 수도 있으며, 이들 기능들 중 하나는, 예를 들어, 외부 환경을 이용하여 서브어셈블리 (11) 에 의해 교환된 신호를 디지털화하는 것일 수도 있다.

마지막으로, 이런 시스템은, 마이크로프로세서 또는 마이크로제어기와 같은 디지털 서브어셈블리 (13) 를 가질 수도 있으며, 이들의 기능은, 본질적으로, 데이터의 동기식 처리 또는 비동기식 처리이다.

복합 시스템의 문제와 관련하여, 대체로 일 영역 또는 다른 영역에 속하지만, 서브어셈블리 자체가 다른 영역에 속하는 엘리먼트를 가질 수도 있다는 것을 쉽게 알 수 있다. 따라서, 일 예로서, 주기능이 물리적 세계 (예를 들어, 대기 또는 해양 환경) 에 대한 인터페이스로서 동작하는 것인 서브어셈블리 (11) 는 엘리먼트 (14 ~ 15) 를 가져, 마이크로프로세서와 같은 처리 노드와, 디지털 데이터를 동기식 또는 비동기식으로 교환하게 한다는 것을 쉽게 알 수 있다. 그와 동시에, 이런 서브어셈블리는, 그 서브어셈블리가 본질적으로, 외부 환경으로부터 수신된 신호들을, 그 신호들을 디지털화할 책임이 있는 서브어셈블리 (12) 로 송신하게 하는 아날로그 엘리먼트 (16) 를 갖는다는 것을 쉽게 알 수 있다.

아날로그 머신들 사이의 링크의 구조는, 일반적으로, 교환된 아날로그 신호의 본질에 특히 의존하는 한정된 표준 및 제약을 충족한다. 따라서, 이런 링크의 특정 표준은 대체로 유용하지 않다.

한편, 디지털 데이터 교환의 표준이 관련되는 한, 이런 표준에 의해 제공되는 이득은 매우 큰 것으로 드러났다.

이 때문에, 본 발명에 기초한 아키텍처는, 복합 시스템을 구성하는 다양한 서브어셈블리에 포함된 디지털 엘리먼트의 동작 모드를 한정하고 이들 엘리먼트들 사이에서의 디지털 데이터 교환을 표준화하는 주목적을 갖는다. 따라서, 동기식 디지털 영역 (17) 과 비동기식 디지털 영역 (18) 에 주로 관계가 있다.

후속 설명에서, 처리 노드는, 일 서브어셈블리의 일부이며, 그것에 공급된 파라미터에 기초하여, 결정된 동기식 또는 비동기식 업무를 자발적으로 그리고 이성적으로 구현할 수 있는 기능 엔티티를 참조할 것이다. 이들 처리 노드는, 본 발명에 기초한 아키텍처가 적용된 기능 엔티티이다. 소정의 기능 유닛은, 그것이 제공하는 기능에 따라 하나 이상의 처리 노드를 가질 수도 있다. 더욱이, 소정의 기능을 제공하도록 상호작용하는 처리 노드는, 예를 들어, 분리된 물리 엔티티, 인쇄 회로 또는 래크 (rack) 위에 놓일 수도 있다. 그들의 제한적인 물리적 셋업에 관계없이, 2 개의 처리 노드들 사이에서의 데이터 교환은, 항상 비동기식 링크 버스에 의해 확보된다. 마찬가지로, 각각의 처리 노드는 동기화 링크에 연결된다.

도 1 에 도시된 바와 같이, 본 발명에 따른 아키텍처는, 다른 처리 노드와 비동기식으로 데이터를 교환하는 하나 이상의 비동기식 처리 노드를 가진 서브어셈블리, 특히 디지털 서브어셈블리에 주로 기초한다.

그러나, 무엇이든지, 일부 처리 노드는, 그들이 수행하는 업무들 중 일부에 대해 정밀한 시간 측정을 할 필요가 있기 때문에, 그들은 또한 동기식 처리 노드를 갖는다.

더욱이, 하나의 동일한 서브어셈블리는 일부 동기식 처리 노드와 일부 다른 비동기식 처리 노드를 가질 수도 있다.

따라서, 이 서브어셈블리에 포함된 다양한 처리 노드가 데이터를 처리 및 교환하게 하여, 이 아키텍처용으로 설계된 서브어셈블리에 포함된 인터페이스의 본질에 의해, 그리고 처리 노드들 사이에서의 데이터 교환을 허용하는 링크의 본질에 의해 아키텍처를 구별하는 것이 가능하다.

따라서, 본 발명에 기초한 아키텍처 주위에 설계된 시스템은 비동기식 데이터를 교환하는 복수의 링크 (19) 및 일 동기화 링크 (110) 를 갖는다.

본 발명에 의하면, 비동기식 링크 (19) 는 본질적으로 "점-대-점" 타입의 링크이며, 링크는, 소정의 서브어셈블리에 속하는 처리 노드가 동일한 서브어셈블리 또는 상이한 서브어셈블리에 속하는 다른 처리 노드와 정보를 교환하게 한다. 동기화 링크 (110) 그 입장에서는, 시스템의 전체적인 동기화를 관리하는 서브어셈블리 (111) 가 처리 노드들 모두에 일반적인 동기화 메시지를 전송하게 하는 단일 링크이다.

다음으로, 본 발명에 기초한 아키텍처용으로 설계된 서브어셈블리에 적당한 인터페이스의 구조를 매우 일반적인 방식으로 나타낸 도 2 를 고려한다. 도 2 의 예시는, 미리 언급된 다양한 정보 교환 영역과 관련이 있는 기능들을 제공하는 통상의 서브어셈블리에 대응한다. 본래, 그것이 수행하는 업무 때문에, 소정의 서브어셈블리는, 아날로그 영역에 인터페이스 (21) 를 포함하지 않고, 그렇지 않으면, 외부 환경에 인터페이스 (22) 를 포함하지 않는다고 가정하는 것이 가능하다. 이런 경우에는, 아날로그 인터페이스, 또는 센서를 포함하지 않을 것이다. 한편, 디지털 형태의 신호 또는 정보의 교환을 일반화하는 것은, 서브어셈블리에 의해 수행되는 전체적인 기능이 무엇이든지, 디지털 인터페이스의 존재를 필요하게 만든다.

본 발명의 한가지 중요한 특징은, 정보 교환의 표준화를 허용하고, 각각의 서브어셈블리가 다른 서브어셈블리의 내부 동작에 대해 가능한 독립적임을 보장한다. 이 때문에, 본 발명에 기초한 아키텍처용으로 설계된 서브어셈블리는 하나 (이상의) 비동기식 디지털 인터페이스 (23) 를 포함하여, 그것으로 송신된 데이터의 또 다른 서브어셈블리에 의한 사용을 가능하게 하고 그것이 또 다른 서브어셈블리로 송신하는 데이터를 컨디셔닝하게 한다. 또한, 동기식 디지털 인터페이스 (24) 를 포함하여, 실행될 업무가 몹시 요구된다면, 시스템 내의 전체적인 시간 측정을 참조할 수 있는 독립적인 내부 시퀀싱을 제공하게 한다.

명세서의 나머지는, 보다 상세하게는, 이들 디지털 링크 및 대응하는 인터페이스에 관한 것이다.

미리 상술한 바와 같이, 본 발명에 기초한 아키텍처는, 먼저, 데이터를 서브어셈블리들 사이에서 교환하게 하는 비동기식 링크를 구현한 후, 동기화 링크를 구현한다. 동기화 링크는, 동기화 링크가 동기화 메시지, 베이스 클록 H, 동기화 신호 및 기준 데이트를 공급하는 시스템의 서브어셈블리 모두를 동시에 연결한다. 또한, 동기화 링크는, 단순화된 헤더를 제공하여, 동기식 처리를 수행하는 처리 노드가 수신된 동기화 메시지를, 그 자체가, 그 메시지 내에 포함된 헤더 (레이블) 를 특징으로 하는 특정 비동기식 데이터 아이템과 연관시키게 한다. 본 발명에 의하면, 동기화 메시지에서 송신된 단순화된 헤더는, 대응하는 비동기식 데이터 아이템을 동반한 헤더의 일부이다.

고려중인 처리 노드에 의하면, 이 노드는 이 정보의 전부 또는 일부를 이용한다.

동기화 링크는, 동기화 메시지가 특정 서브어셈블리 (111) 에 의해 다른 서브어셈블리의 처리 노드로 송신되는, 브로드캐스트 모드에서 동작하는 멀티수신자 단일 방향성 링크이다. 본 발명에 기초한 동기화 링크의 기술적 특징은, 명세서의 다음 부분에서 설명된다.

다음으로, 비동기식 처리 (35) 를 수행하는, 처리 노드 (31) 에 의해 수신된 데이터의 관리 원리를 개략적으로 나타낸 도 3 을 고려한다. 이 비동기식 처리는, 서브어셈블리 (111) 에 의해 동기화 링크 (110) 상에서 송신된 클록에 의해 시간설정다. 본 발명에 기초한 아키텍처에 따라서, 이 처리 노드에 의해 수신된 데이터는, 비동기식 링크 (19) 를 이용하여 또 다른 노드에 의해 송신된 데이터이다.

본 발명에 의하면, 비동기식 링크 (19) 모두가 동일 구조를 갖는다. 이들은, 예를 들어, 처리 노드들 사이에서 데이터 (32) 를 교환하기 위해 사용된, "풀 듀플렉스" 타입의 양방향성 점-대-점 링크이다. 비동기식 교환이 동반되기 때문에, 시스템의 동작 페이즈 동안, 송신된 데이터 (32) 의 필수 ID 는, 송신된 데이터 아이템을 동반하는 헤더 (33) 를 송신함으로써 제공된다. 따라서, 그 데이터 아이템을 수신한 처리 노드는, 헤더 메시지 (33) 를 검사할 때 알려지며, 여기서, 고려중인 동작 페이즈가 개시한 순간에 대해서는 알려지지 않은 채로, 이 데이터 아이템이 처리되어야 한다.

펄스 버스트가 방출된 횟수에 의해 동작 속도가 주어진 레이더 시스템을 일 예로서 취하면, 신호 처리 모듈은, 본 발명에 기초한 아키텍처에 의하여, 이 펄스 버스트가 방출되었던 횟수를 고려하지 않고 방출된 버스트와 관련이 있는 데이터를 비동기식으로 처리할 수 있을 것이다.

수신된 데이터 아이템을 정확히 처리하기 위해, 비동기식 처리를 수행하는 처리 노드는, 이 헤더를 획득, 분석, 저장, 및 복구하는 수단 (34) 을 포함한다. 또한, 이들 수단은, 처리될 데이터 아이템 또는 데이터 아이템들의 본질에 따라 수행되는 처리를 위해 파라미터를 설정하게 한다.

따라서, 도 3 에 도시된 예에서, 노드 (31) 는, 예를 들어, 2 개의 별개의 처리 노드들로부터 온 2 개의 데이터 스트림에 대해 처리를 수행한다.

수행된 처리가 동일 동작 페이즈에 속하는 데이터에 적용되는 것을 보장하기 위하여, 상기 수단 (34) 은, 비동기식 링크 (36 및 37) 각각에 대해 존재하는 2 개의 데이터 아이템의 각각의 헤더를 분석한다. 거꾸로 말하면, 예를 들어 처리는 수행되지 않는다. 더욱이, 데이터 아이템들 중 하나가 다른 것보다 먼저 송신되는 경우에, 수단 (34) 은, 헤더의 분석 후에, 맨 처음에 송신된 데이터 아이템 을 지연시킬 수 있다. 이 때문에, 처리 노드 (31) 는, 임시 저장 수단 (도면에는 도시 생략) 을 가질 수도 있다.

처리 노드는 또한, 일반적인 동기화 메시지로부터 베이스 클록 H 를 복구하고 그로 인해 베이스 클록으로부터 그 자신의 클록을 생성하는 수단 (도면에는 도시 생략) 을 가질 수도 있다.

일단, 수신된 데이터 아이템에 처리가 적용되었다면, 처리 노드 (31) 는 미리 저장된 헤더 (33) 를 처리된 데이터 아이템 (38) 과 연관시키고, 그 헤더 다음의 데이터 아이템을, 상이한 비동기식 링크 (19) 를 이용하여 그 다음 노드로 송신한다.

본 발명에 의하면, 헤더 (33) 는, 이 헤더와 연관된 데이터 아이템을 처리할 필요가 있는지를 결정할 수 있도록, 처리 체인에서 각 처리 노드용으로 요구된 정보 모두를 포함하는 제너릭 메시지이다. 이 메시지는, 구조의 변경 없이, 전체 처리 체인을 따라, 일 처리 노드에서 다른 처리 노드로 전송된다. 따라서, 그 처리의 상이한 스테이지에서, 데이터 이이템은, 일 처리 노드에서 단일 구조 및 변형 구조의 헤더를 동반하는 다른 처리 노드로 송신된다.

비동기식 교환 구조와 관련한 데이터의 비동기식 처리는, 본 발명에 기초한 아키텍처의 필수적인 유리한 특징이다. 이런 관계는, 시스템이 견뎌야 하는 전체적인 계산 부하에 대해 시스템에 의해 처리된 정보 흐름의 변화의 영향을 제한할 수 있다. 특히, 다양한 처리 노드들 사이의 데이터에 대한 트래픽의 가변 속도의 존재를 허용하고, 일반적인 동기화 제약은, 전체적인 시스템 레벨에서 견디고, 각각의 노드의 레벨에서는 견디지 않는다.

다음으로, 동기식 처리 (45) 를 수행하는 처리 노드 (41) 에 의해 수신된 데이터에 대한 관리 원리를 개략적으로 나타낸 도 4 를 고려한다. 이런 타입의 처리는, 예를 들어, 시스템의 베이스 클록에 의해 통과 시에 디지털화된 아날로그 신호가 이들 아날로그 데이터에 대응하는 시스템의 동작 페이즈에 의존하는 제 1 처리를 경험할 필요가 있을 때 발생한다. 이런 경우는, 예를 들어, 특히 수신 서브어셈블리의 레벨의 레이더 시스템에서 발생할 수 있다. 때때로 방출된 펄스 버스트에 대응하는 디지털화된 데이터 스트림은, 방출된 버스트의 각각의 펄스 동안 수신된 N 개의 제 1 데이터 아이템을 처리하지 않도록 조심하여 처리될 필요가 있다. 숫자 N 은 방출된 버스트의 타입에 기초하여 변할 수도 있기 때문에, N 개의 제 1 데이터 아이템을 제거하기 위하여 제 1 데이터가 도달한 정밀한 순간을 제 1 처리 노드가 알 수 있는 것이 중요하다. 이런 경우에, 고려중인 처리 노드 (41) 는, 동기식 링크에 의해 송신된 동기화 데이터 아이템 (44) 에 의해 설명되는 시퀀싱에 따라 수신된 데이터를 처리하게 하는 동기식 처리 (42) 를 포함한다. 또한, 처리 노드는, 비동기식 처리를 포함하여, 고려중인 동작 페이즈와 관련이 있는 파라미터를 발견하게 한다. 레이더의 경우에, 비동기식 데이터 아이템 (45) 은, 예를 들어, 방출된 버스트와 관련이 있는 정보, 및 데이터가 처리를 위해 이용가능한 순간에 대한 정보를 포함한다.

따라서, 비동기식 링크에 의해 송신된 정보를 이용함으로써, 처리 노드 (41) 는, 동기식 링크에 의해 수신된 제너릭 동기화 메시지에 따라 동기식 처리를 수행 할 수 있다. 더욱이, 비동기식 링크에 의해 송신된 데이터와 대응하는 동기화 메시지와의 일치는, 동기화 메시지에서 송신된 단순화된 헤더 (46) 에 의해 보장된다. 이는, 예를 들어, 시스템의 동일 동작 페이즈에 대응한 비동기식 메시지의 헤더 (47) 의 일부인 단순화된 헤더 (46) 가 2 개의 링크들로부터 온 메시지를 정확히 식별 및 연관시키기 때문이다.

도 3 및 도 4 를 통해 알 수 있는 바와 같이, 동기화 링크는, 유리하게는, 그 동기화 링크가 전송하는 일반적인 메시지로 인해 시스템에서 널리 사용된다. 그것은, 동기식 처리를 수행하는 처리 노드에 의해, 그리고 비동기식 처리를 수행하는 처리 노드에 의해 동시에 사용될 수 있으며, 이에 대한 특정 사용은, 고려중인 처리 노드에서 결정되며, 이는, 동기식 처리 기능과 비동기식 처리 기능까지 취할 수 있다. 그 경우에, 본 발명에 기초한 아키텍처는, 처리 노드들이 완전히 자발적으로 기능들을 제공하는 독립적인 엘리먼트로서 간주되고, 그로 인해, 각각의 처리 노드가 그 자신의 시퀀싱에 대해 책임을 지도록 설계될 수 있는 시스템을 설계하게 한다. 이런 아키텍처에서, 각 처리 노드는, 대체로 시스템에 의해 표현되는 단일 머신의 단순한 컴포넌트인 것으로 간주되며, 이 머신에서의 내부 교환 구조는, 셋업된 엘리먼트에 의존하지 않는다.

마찬가지로, 도 3 및 도 4 가 예시하는 것처럼, 동기화 링크 (110) 는, 각각의 처리 노드에, 동기식 동작들을 수행하는 처리 노드에 의해 주로 사용된 범용 베이스 클록 H 및 동기화 메시지를 동시에 분배한다. 따라서, 각각의 처리 노드는, 하나의 동일한 베이스 클록 H 에 의해 시스템의 일반적인 동기화로의 연결을 유지하면서, 그의 내부 시퀀싱을 자발적, 비동기식으로 관리할 수 있다. 그러나, 시스템의 동작시의 비동기로 인해, 지연 후에 지각될 수 있는 결과인, 하나 이상의 처리 노드에 의해 이 클록의 수신과 관련이 있는 임의의 손상 (처리 노드의 동기화 링크의 수신 모듈에서의 동작 위험, 간섭 등) 의 결과를 미연에 방지하기 위해, 동기화 링크는, 그런 손상이 발생하지 않았는지를 각 처리 노드가 검사하게 하는 것이 바람직하다. 이 때문에, 동기화 링크는, 모든 처리 노드에, 계속해서 업데이트된 기준 데이트를 나타내는 부가적인 종의 정보를 분배한다. 이 기준 데이트는, 베이스 클록 H 의 속도로 바뀐다. 각 처리 노드는, 로컬 데이트와의 비교를 위해 이 데이트를 사용할 수 있으며, 로컬 데이트 입장에서는, 실제로 수신된 베이스 클록의 속도로 바뀐다. 따라서, 예를 들어, 처리 노드가 초기화되었을 때, 2 개의 데이트는 미리 정렬되어 있기 때문에, 동기화 모듈은, 클록들 사이의 일치를 주기적으로 검사할 수 있으며, 차이가 있다면, 로컬 데이트와 기준 데이트를 재정렬할 수 있다. 하나의 가능한 구현 변형에 의하면, 기준 데이트와 로컬 데이트의 재정렬은, 새로운 동기화 메시지가 수신될 때마다, 자발적으로 그리고 시스템적으로 수행될 수도 있다.

따라서, 동기화 링크 (110) 는, 3 개의 별개의 종의 정보, 즉, 베이스 클록 H, 동기화 신호, 및 기준 데이트를 분배한다. 이 정보는 또한, 그들을 특정 비동기식 데이터와 연관시키는 단순화된 헤더를 동반한다. 이 정보는, 비록, 일반적으로 각 처리 노드가 비동기식으로 동작하더라도 시스템 전체의 동기화가 계속하여 보장되도록 처리 노드 모두에 액세스가능하다.

다음으로, 데이터 교환이 비동기식 링크 (19) 에 대해 확보되는 방법을 설명하기 위해 도 5 로 넘어간다.

일반적인 원리에 따라, 복합 시스템에서, 소정의 동작 페이즈 동안 시스템에 의해 수신된 하나의 동일한 데이터 스트림은, 시스템을 구성하는 다양한 처리 노드를 관통할 때, 일정 수의 변형을 경험한다. 따라서, 처리 노드 (51; M₂ 또는 M₃) 에 의해 처리한 후에, 이 데이터 스트림은, 입력 데이터 아이템을 형성하는, 제 2 처리 노드 (53; M₄) 로 송신된 데이터 아이템 (52; 59) 을 생성할 수 있다. 이 데이터 아이템 (52; 59) 은, M₄ 에 의해 처리되고, 처리 노드 (57; M₆, 55; M₅) 로 각각 송신되는 하나 이상의 출력 데이터 아이템 (54, 55, 또는 511) 을 생성할 수 있다.

따라서, 예를 들어, 펄스 레이더 타입의 시스템에서, 이 데이터 스트림은, 결정된 모드에서 방출된 펄스 버스트의 방출에 응답하여 수신된 신호에 의해 형성된다. 이 신호는, 레이더를 구성하는 다양한 처리 노드에 의해 디지털화한 후 처리된다. 이런 예에서, 처리 노드 (51) 는, 예를 들어, 신호에 대해 적응 필터링을 수행하고, 필터링 후에 신호에 대응하는 데이터 아이템 (52) 을 공급할 책임이 있을 수도 있다. 이 데이터 아이템 (52) 은 그 후, 기능이, 산정된 평균 값에 대해 데이터 아이템 (52) 을 표준화하는 것인 처리 노드 (53) 로 전송될 수 있다. 그 처리 노드 (53) 는, 그 입장에서는, 표준화된 데이터 아이템을 처리 노드 (57) 에 전달할 수 있고, 산정된 평균값을 또 다른 처리 노드 (56) 에 전달할 수 있다.

본 발명에 따른 아키텍처에서, 다양한 처리 노드는 서로에 관하여 비동기식으로 동작한다. 더욱이, 데이터 교환 또한 링크 (19) 를 이용하여 비동기식으로 수행된다. 따라서, 이 데이터 아이템을 적절히 처리할 수 있도록 비동기식 링크 상에서 데이터를 수신하는 처리 노드를 위해, 상기 데이터 아이템이 ID 메시지를 동반할 필요가 있다. 이 때문에, 본 발명에 의하면, 비동기식 링크와 교차하여 교환된 데이터는, 데이터의 특징을 나타내는 레이블 또는 헤더가 연관되는 데이터 그 자체를 구성하는 메시지로 통합된다.

본 발명에 기초한 아키텍처에 따라서, 도 5 에 도시된 바와 같이, 그의 소정의 동작 페이즈 동안 시스템에 의해 획득되는 동일한 초기 데이터 스트림으로부터 온 데이터 모두가, 이 동작 페이즈와 관련이 있는 정보 모두를 포함하는, 하나의 동일한 제너릭 헤더 (58; 510) 와 연관된다.

본 발명에 의하면, 시스템에 통합된 각 모듈은, 그 결과, 연관된 헤더로부터, 처리 노드에 의해 수신된 입력 데이터 아이템에 적용할 처리 기능의 파라미터화를 식별하게 하는 수단을 갖는다. 모듈은 또한, 이 헤더를 저장하여 그것을 수신된 데이터 아이템의 처리로부터 발생한 출력 데이터와 연관시키는 수단을 갖는다. 각 출력 데이터 아이템 (54, 55, 또는 511) 은, 또 다른 처리 노드로 송신될 수 있도록, 입력 데이터 아이템 (52, 59) 을 동반한 제너릭 헤더 (58, 510) 와 연관된다. 각 출력 데이터 아이템은 제너릭 헤더와 연관되기 때문에, 후속 처리가 적용될 수 있도록 임의의 수신자 처리 노드로 송신될 수 있다.

일 예로서 미리 언급된 것처럼 레이더 시스템의 경우에, 헤더 (58) 는, 일 예로서, 펄스 사이즈, 펄스의 반복 주기 및 고려중인 펄스의 순위와 같이, 방출된 펄스 버스트와 관련이 있는 정보를 포함할 수도 있다.

이 예에서, 데이터 아이템 (52) 으로부터 온, 처리 노드 (53) 에 의해 표준화된 데이터 아이템 (55) 은, 레이블 (58) 과 연관되는 처리 노드 (57) 로 송신되고, 동일 데이터 아이템 (52) 으로부터 온 처리 노드 (53) 에 의해 산정된 평균값에 대응하는 데이터 아이템 (54) 은, 마찬가지로 레이블 (58) 과 연관되는 처리 노드 (56) 로 송신된다.

따라서, 본 발명에 따른 아키텍처는, 기존 데이터 처리 시스템으로의, 소정의 처리 노드에 의해 구현된 기능을 삽입하는 것을 가능하게 하는 이점이 있는 제너릭 데이터 교환 구조에 기초한다. 상보성의 처리가 적용될 필요가 있는 데이터 아이템을 전송한 비동기식 링크를 개방하여 처리 노드를 분할하고, 삽입된 기능을 제공하여 처리 노드와 전송 처리 노드 사이에 비동기식 링크를 셋업하는 한편, 이 처리 노드와 초기 수신 처리 노드 사이에 비동기식 링크를 셋업함으로써 삽입이 쉽게 행해진다. 이 삽입 동작은, 초기 연결된 처리 노드들의 변경의 필요성 없이 구현되는 것이 바람직하다.

다음으로, 도 6 을 고려한다. 도 6 은, 출력 데이터를 적절한 헤더와 연관시키는, 본 발명에 기초한 아키텍처에 따라 처리 노드에 포함되는 수단 (34) 의 동작 원리를 나타낸다. 이들 수단은 주로, 수신된 각각의 데이터 아이템을 동반한 헤더를, 이 데이터 아이템을 위해 유지하게 하는 저장 기능 (도 3 에는 도시 하고 있지만 도 6 에는 도시 생략), 및 역할이 대응하는 입력 데이터 아이템의 헤더 (레이블; 64) 를, 고려중인 처리 노드에 의해 구현된 처리 (61) 에 의해 생성되는, 각각의 출력 데이터 아이템 (63) 과 연관시키는 것인 라우팅 기능을 수행한다. 라우팅 기능은, 고려중인 처리 노드에 의해 구현되는 처리의 특정 기능이다. 일 예로서, 도면에 프레임 (65) 으로 상징화된 관련 매트릭스를 어드레싱함으로써 구현될 수 있다. 하나 이상의 출력 데이터 아이템 (63) 을 하나 이상의 레이블 (64) 과 연관시키는 매트릭스는, 출력 데이터 (63) 를 입력 데이터 (62) 에 링크시키는 관계에 기초하여 매핑된다.

다음 설명은, 동기화 링크에 의해 전송된 정보의 본질 및 구조에 관한 것이다. 이 설명 부분은, 당업자가 본 발명에 기초한 아키텍처의 이점을 훨씬 더 잘 알게 할 것이다.

다음으로, 송신된 정보의 형태 및 동기화 링크에서 발생하는 교환의 시퀀싱을 개략적으로 나타내는 도 7 및 도 8 을 참조한다.

일반적인 관점에서, 본 발명에 기초한 동기식 링크는, 2 진 데이터 프레임이 각각의 서브어셈블리로 전송되는 직렬 타입의 링크이다. 일 프레임은, 필드를 한정하는 고정 수의 2 진 데이터 타입을 가지며, 각 필드는, 프레임 자체가 결정된 수의 비트를 갖도록 소정 수의 비트를 갖는다. 더욱이, 전송된 프레임의 내용 및 시퀀싱은, 일반적인 동기화의 책임이 있는 서브어셈블리 (111) 에 의해 형성된다. 또한, 서브어셈블리가 포함한 처리 노드의 개수에 기초하여, 동기식 링크에 의해 송신된 신호는, 서브어셈블리에서 직접 처리되거나, 그것을 형성하는 다양한 처리 노드에 존재하는 것처럼 분배되거나 둘 중 하나를 행한다는 것을 알아야 한다.

본 발명에 의하면, 동기식 데이터 링크는, 서브어셈블리 (111) 에 의해 합성된 고정된 주파수의 타이밍 클록 H, 예를 들어, 주파수 F=10MHz 의 클록을 계속하여 전송한다.

이 클록 H 는, 본 발명에 기초한 아키텍처를 가진 전체 시스템에 대한 기준 클록이라는 특징을 갖는다. 동기화 링크에 의해 모든 서브어셈블리로 분배되는 클록 H 는, 각각의 처리 노드 내에서, 고려중인 서브어셈블리를 구성하는 처리 노드의 동작을 위해 필요한 클록의 생성 원리이다. 일부 경우에, 슬로우 클록으로 지칭되는 이들 클록은, 타이밍 클록 H 의 주파수 F 보다 더 낮은 주파수의 클록, 예를 들어, 카운터를 이용하여, 주파수 F 를 분할함으로써 획득될 수 있는 클록이다. 다른 경우에, 이들 클록은, 예를 들어, 위상 고정 루프 회로를 이용하여, 주파수 F 로 승산함으로써 획득된 주파수 F 보다 더 높은 주파수, 또는 훨씬 더 높은 주파수의 클록이다. 본 발명에 의하면, 타이밍 클록 H 는, 원하는 안정성을 가진 클록이다.

레이더 신호 처리 시스템의 특정 경우에, 이 클록은, 일 예로서, 수신 서브어셈블리로부터 온 레이더 데이터의 아날로그-디지털 변환의 책임이 있는 서브어셈블리가 그들 자신의 샘플링 클록을 생성하게 하기 위해 충분한 안정성을 가지며, 그들 자신의 샘플링 클록의 주파수는, 주파수 F 의 배수이다. 예로서, 또한, 주파수 F 보다 수십 배 더 높은 중간 주파수에서 동작하는 로컬 발진기의 합성을 허용하기에 충분한 정밀함을 지녀야 한다. 그런 식으로, 타이밍 클록 H 는 동기화 링크에 의해 모든 서브어셈블리로 분배되기 때문에, 처리 노드는 정밀하고 안정한 공통 주파수 기준으로부터 이득을 얻는 것이 바람직하다. 더욱이, 주파수 F 의 배수인 이들 신호를 제공하기 위해 요구된 주파수 승산기 회로의 구현은, 클록 H 의 폼 팩터가 변조되는 방식으로 조성되는 것이 바람직하며, 상기 변조는, 클록 H 의 상승 에지를 분리한 시간 간격을 일정하게 유지한다.

필요하다면, 동기화 링크는 또한, 다양한 종의 동기화 정보를 전송하여, 특히 서브어셈블리가 그들 중에서 기원 (origin) 이 상이한 서브어셈블리인 데이터를 연관시키게 한다. 이 정보는 직렬 2 진 데이터의 형태로 인코딩된다.

시퀀싱 클록의 계속적인 송신을 방해하지 않을 목적으로, 동기화 정보는, 본 발명에 따라, 클록 H 의 폼 팩터의 특정 변조를 수행함으로써 송신된다. 본 발명에 의하면, 이 변조는, 도 7 에 도시된 것처럼, 3 개의 별개의 상태를 갖는다. 제 1 상태 (71) 는 값 0 을 가진 데이터 비트에 대응하고, 제 2 상태 (72) 는 값 1 을 가진 데이터 비트에 대응하며, 제 3 상태 (73) 는 값 -1 을 가진 데이터 비트에 대응한다. 예를 들어, 동기화 링크를 이용하여 101 과 같은 2 진 데이터 아이템을 송신하기 위하여, 1 상태, 0 상태, 그 후 다른 1 상태를 연속적으로 송신하도록 3 개의 주기에 걸쳐 클록 H 의 폼 팩터를 변조하는 것이 현명하다. 따라서, 각각의 데이터 비트는 T 와 동등한 지속기간을 갖는다.

도 7 의 비제한적인 예에서, 0 상태의 인코딩은, 폼 팩터를 1/2 로 유지함으로써 획득되고, 클록의 하이 상태의 지속기간은 로우 상태의 지속기간과 동등한 반 면, 1 상태의 인코딩은, 클록의 하이 상태의 지속기간이 H 의 주기의 3/4 와 동등하도록 폼 팩터를 변경함으로써 획득되고, - 1 상태의 인코딩은, 클록의 하이 상태의 지속기간이 H 의 주기의 1/4 와 동등하도록 폼 팩터를 변경함으로써 획득된다.

클록 H 의 인코딩은, 2 진 데이터를 송신하도록 이용되며, 각 비트는 단 2 가지 상태 (0 또는 1) 만을 취할 수 있다. 본 발명에 의하면, 제 3 변조 상태는, 동기화 신호와 같이, 지시 상태 (indicator state) 로서 사용된다. 이 동기화 신호는 2 개의 주된 용도를 갖는다.

무엇보다도, 동기화 신호는, 라인 상의 데이터 프레임의 송신을 신호화하는 기능을 갖는다. 따라서, 본 발명에 의하면, 데이터 프레임의 송신은 항상, 동기화 비트, 또는 신호의 송신에 의해 신호화된다. 도 8 의 타이밍도는, 동기화 링크를 위해 가능한 다양한 상태를 설명한다.

이 도면에서는, 동기화 라인의, 2 가지 가능한 동작 모드 (83 및 84) 를 알 수 있다. 모드 (83) 는, 동기화 정보가 송신되고 있지 않은 경우에 해당한다. 따라서, 클록은 1/2 과 동등한 폼 팩터의 주기적 신호 형태로만 송신된다. 모드 (84) 의 입장에서는, 동기화 정보가 동기화 라인을 통해 송신되고 있는 경우에 해당한다. 이런 동작 모드에서, 송신된 클록 H 의 폼 팩터는, 먼저, 데이터 프레임의 송신의 개시를 신호화하는 동기화 신호를 송신한 후, 프레임을 형성하는, 값 1 또는 0 의 데이터 비트를 송신하도록 변조된다. 폼 팩터는, 상승 에지의 시간 간격이 일정하고 T 와 동등하게 유지되도록 클록 H 의 주기를 일정하게 유지하면서, 고려중인 클록 펄스의 하강 에지 (85) 의 위치를 변경함으로써 변조된다.

시간의 경과에 따른 동작 모드의 링크는 고려중인 애플리케이션에 본래 의존한다. 따라서, 동기화 링크는, 일 예로서, 초기화 페이즈에 대응하는 소정의 시간의 기간 동안 모드 (83) 에서 동작한 후, 조작상의 동작 페이즈에서 데이터 프레임의 연속적인 전송에 대응하는 미한정된 지속기간의 시간의 기간 동안 모드 (84) 에서 동작할 수도 있으며, 프레임의 전송은, 도 8 에 도시된 것처럼, 링크가 모드 (83) 에서 동작하는 짧은 시간 간격에 의한 전송의 인접한 경우로부터 분리될 수 있다.

다음으로, 도 9 를 고려한다.

본 발명에 의하면, 동기화 신호 역시, 다양한 서브어셈블리에 의해 발생되는, 주파수 분할 (H/2, H/4, ...) 에 의한 클록 H 로부터 추정되는 것처럼, 슬로우 클록 모두의 페이징 (phasing) 을 허용하는 기능을 갖는다. 이런 페이징의 메커니즘이 도 9 에 의해 예시된다. 그의 원리는, 각각의 서브어셈블리에 대해, 프레임 개시 비트 (86) 의 발생을 검출하고, 필요하다면, 고려중인 클록의 상승 에지를, 프레임 개시 지시 비트 (86) 의 상승 에지와 동기화하는데 있다. 도 9 는, 주파수 H 를 2 로 나눔으로써, 2 개의 상이한 서브어셈블리에 의해 발생된 2 개의 클록 (H₁ 및 H₂) 의 예를 나타낸다. 이런 예는, H 로부터 추정된 동일한 주파수의 2 개의 클록 역시 페이즈에서 벗어날 수도 있다는 사실을 증명한다. 마찬가지로, 데이터 프레임의 통과를 신호화하는 비트 (86) 에 의해 형성된, 동기화 신호를 단순히 이용함으로써, 각각의 서브어셈블리는, H 로부터 발생된 슬로우 클록을 전체 자발적으로 페이징할 수 있음을 나타낸다. 따라서, 바람직하게 페이징은 임의의 특정 일반적인 절차를 요구하지 않는다. 이것은, 예를 들어, 초기화가 완료되자마자, 각각의 서브어셈블리가 그의 클록의 페이징을 수행할 수 있다는 것을 의미한다.

동기화 링크의 구현의 한가지 바람직한 형태에서, 동기화 신호는, 예를 들어, 초기화 페이즈 후에, 시스템의 일반적인 동기화의 책임이 있고 이 링크를 관리하는 서브어셈블리 (111) 가 동작하자마자, 주기적으로 송신된다. 이런 바람직한 동작 모드에서는, 비록 유용한 동기화 정보가 송신되지 않더라도, 동기화 신호는 주기적으로 송신된다. 후자의 경우에, 더미 프레임이 송신되고, 그 비트 필드의 하나는, 프레임 내에 포함된 데이터가 무시될 것이라는 것을 다양한 서브어셈블리에게 알리는 데이터 아이템을 포함한다. 이것은, 동기화 링크가 임의의 수단을 가질 수도 있고 갖지 않을 수도 있는 프레임의 계속적인 송신에 기초한다는 것을 의미한다. 따라서, 동기화 신호는, 주기적으로 그리고 빈번히 송신되는 것이 바람직하다. 따라서, 서브어셈블리의 클록은, 매우 짧은 시간에 페이징될 수 있다. 이런 유리한 특징은 특히, 링크 상에서 이동하는 동작상의 동기화 데이터를 대기하지 않고, 그의 초기화 및 일반적인 동기화의 책임이 있는 서브어셈블리 (111) 의 초기화가 완료되자마자, 시스템에 대한 일반적인 라우팅 동안, 각각의 서브어셈블리가 클록을 동기화하게 한다. 따라서, 그 서브어셈블리 (111) 는 단지 더미 프레임을 송신해야 한다.

따라서, 구현 시에 유리하게는 단순한, 이런 동기화 모드는, 임의의 특정 동 기화 신호를 요구하지 않는다는 이점이 있다.

또한, 바람직하게는, 시스템의 처리 노드들 각각이 그 자신의 동기화를 독립적으로 수행하게 한다. 이것은, 처리 노드가 할 수 없이 자신의 재초기화를 수행하여야만 할 때, 예를 들어, 내부 동작 문제의 결과로서, 재초기화가 완료되자마자, 시스템의 일부에 대해 일반적인 재동기화 페이즈를 요구하지 않고 시스템 클록 모두에 대해 자신의 클록을 재동기화할 수 있다는 것을 의미한다. 마찬가지로, 시스템의 라우팅 동안, 특정 클록 동기화 절차가 요구되지 않으며, 각각의 처리 노드는, 초기화가 완료될 때, 그 자신의 클록을 동기화한다.

데이터 프레임이 관계가 있는 한, 이들은, 미리 언급된 것처럼, 고정 수의 비트로 구성되며, 일 프레임을 형성하는 비트는 필드로 그룹화되고, 각각의 필드는, 소정 수의 비트에 대해 인코딩된, 특정 종의 동기화 정보에 대응한다는 것을 알아야 한다.

송신된 정보의 본질 및 사이즈는 실제로, 일 애플리케이션으로부터 다른 애플리케이션으로 주로 변한다. 그러나, 교환이 본 발명에 기초한 구조의 중요한 특징인 일부 정보는 반드시 존재한다. 따라서, 미리 언급된 것과 마찬가지로, 본 발명에 기초한 프레임은, 시스템의 엘리먼트 모두에 대해 공통인 데이트 기준을 전송한다. 특히, 이 데이트는, 예를 들어, 일부 처리된 정보가, 정보를 교환하는 몇몇 시스템에 대해 공통인 보다 일반적인 시간 기준으로 참조되게 한다.

본 발명에 기초한 프레임 역시, 대응하는 비동기식 데이터 아이템을 동반한 헤더의 일부이고 처리 노드가 수신된 동기화 메시지를 특정 비동기식 데이터 아이 템과 연관시키게 하는 단순화된 헤더를 전송하며, 그 자체는, 메시지 내에 포함된 헤더 (레이블) 를 특징으로 한다.

바람직한 구현 형태에서, 본 발명에 기초한 데이터 프레임 역시, 고려중인 프레임의 본질, 진정한 프레임인지 더미 프레임인지를 서브어셈블리가 발견하게 하는 데이터 필드를 갖는다.

이들 특징적인 데이터 이외에, 본 발명에 기초한 프레임은 역시, 일 예로, 내용이, 프레임이 포함한 정보가 처리 노드에 의해 사용될 필요가 있는 데이트를 한정하도록 사용된 일정 수의 데이터 필드를 가질 수도 있다. 따라서, 진정으로 동작중인 프레임을 동반할 때, 프레임의 수신 후에 주기 T 의 수로서 표현된 시간 양으로, 포함된 동기화 정보가 적용될 것임을 상세화하는 것이 가능하다.

이하 표는, 본 발명에 따라, 본 발명에 기초한 아키텍처를 이용하여 시스템을 구성한 다양한 처리 노드와 동기화 서브어셈블리 (111) 와의 사이에서의 교환을 위해 레이더 시스템에서 사용될 수 있는 데이터 프레임 구조의 예를 나타낸다.

여기에 설명된 예에서, 동기화 링크 상에서의 데이터 교환은 64-비트 프레임에 의해 행해지며, 제 1 비트는, 슬로우 클록을 동기화하는데 사용되는 프레임 개시 비트에 대응한다.

그 후, 일 예로서 취해진 프레임은, 6-비트 필드를 가져, 수행된 동기화의 타입을 한정하게 한다. 따라서, 이들 6 개의 비트는, 프레임이, 복귀 (recurrence), 즉 레이더 펄스의 방출의 속도로, 버스트 속도, 즉, 수신된 신호가 시종 일관 처리되는 일 그룹의 펄스의 속도; 또는 그렇지 않으면, 안테나가 방향을 바꿔 안테나로부터의 빔이 북쪽을 향하게 이동하는 속도로 동기화와 관련이 있는지 여부를 한정하도록 사용될 수 있다.

또한, 일 예로서 취해진 프레임은, 본 발명에 따라, 프레임에 포함된 데이터가 적용된 순간을 나타내는 데이터 필드를 갖는다. 이 예에서, "애플리케이션 지연" 필드가, 8 비트를 넘어 연장하는데, 이는 0 내지 255 클록의 H 사이클로 범위지정된 지연을 한정하도록 한다.

이 프레임은 또한, 방출된 프레임의 타입과 관련이 있는 데이터 필드를 갖는다. 이 4-비트 필드는, 동작중인 프레임, 테스트 프레임, 심지어는 허구의 프레임을 동반하는지 여부를 한정하게 한다.

또한, 16-비트 다이나믹의 이벤트 카운터를 가져, 고려중인 이벤트, 예를 들어, 버스트 또는 복귀의 개시를 프레임에 포함된 정보와 기인/연관시킨다.

또한, 본 발명에 따라, 일 예로서 취해진 프레임은, 각각의 처리 노드가 그의 내부 데이터를 일반적인 데이트와 동기화하게 하는 데이터 필드를 갖는다. 상기 표에 의해 예시된 예에서, 일반적인 데이트는, 일반적인 데이트를 관리하고 있는 카운터의 4 개의 최하위 비트에 대응하는 4 분체로 업데이트를 개시하여, 4 분체에서 업데이트된 64 비트의 다이나믹에 대해 한정된다. 이것은, 일반적인 데이트 상의 동기화 데이터 필드가 2 개의 분리된 필드, 즉, 하나는 송신된 4 분체의 순위를 나타내는 4-비트 필드, 다른 하나는 대응하는 4 분체의 값을 제공하는 4-비트 필드를 갖는다는 것을 의미한다. 예에서, 일반적인 데이트는 그로 인해, 16 개의 연속적인 프레임의 송신 후에 전체적으로 업데이트된다.

마지막으로, 일 예로서 취해진 프레임은, 순환 중복 테스트와 관련이 있는 정보를 포함한 데이터 필드를 가지며, 포함된 데이터 아이템은, 각 처리 노드가, 수신된 프레임이 송신 오류를 갖지 않는지 여부를 결정하게 하고, 그렇지 않다면, 프레임에 포함된 정보의 무결성을 복구하려고 시도하게 한다.

더 일반적인 방식으로, 바람직하게는 동기화 링크 상에서 교환된 정보의 구조는, 송신된 정보의 무결성을 보증하게 하는 수단을 구현하는데 적합하다.

따라서, 프레임의 존재의 표시가 관계되는 한, 인지가 동기화 신호를 최소 오류로 식별하게 하는 상태 0, 1, 및 -1 에 기초하여, 단순한 동기화 신호 대신에, 한정된 3 진 시퀀스의 방출이 프레임보다 우선하게 하는 것이 가능하다. 따라서, 일 예로서, 7 비트의 시퀀스를 이용하여 동기화 신호를 형성하는 것이 가능하고, 동기화 신호를 인지하는 3 진 상관기를 구현하는 것이 가능하며, 상기 상관기의 출력은, 동기화 신호에 대응하는 시퀀스가 관통하는 정확한 순간에 7 과 동등한 값을 제공한다.

마찬가지로, 데이터 프레임이 관계되는 한, 2 진 데이터가 오류를 검출 및 정정하는 코드를 이용하여 인코딩되도록 상기 데이터 프레임을 설계하는 것이 가능하다. 따라서, 인코딩된 데이터의 사이즈는, 검출할 수 있기를 바라는 오류의 수, 및 자동으로 보정할 수 있기를 바라는 수에 의존한다. 따라서, 일 예로서, 4 의 거리를 가진 해밍 코드 타입의 코드를 이용하여, 데이터의 각각의 16-비트 그룹을 인코딩하도록 제공함으로써 64-비트 프레임에서 송신되는 데이터의 무결성을 보호할 수 있어, 3 개의 동시에 존재하는 오류를 검출하게 하고 그들 중 2 개를 보정하게 한다. 이런 코드의 효과는, 프레임의 사이즈를 88 비트 (즉, 4 × (16+6 비트)) 까지 연장시키는 것이다.

Claims (11)

1. 시스템에 의해 구현되는 기능 또는 기능의 일부를 각각 제공하는 복수의 처리 노드를 가진 전자 시스템 아키텍처로서,

   - 상기 처리 노드 모두에, 단순화된 헤더 (simplified header), 베이스 클록, 동기화 신호 및 기준 데이트 (reference date) 를 갖는 하나의 동일한 일반적인 동기화 메시지를 공급하는 하나의 단일 동기화 링크,

   - 복수의 비동기식 데이터 교환 링크로서, 상기 각각의 링크는 2 개의 특정 처리 노드들 사이에서의 특정 데이터 교환을 허용하고, 상기 교환된 데이터는 다양한 처리 노드에 의해 이용되고, 상기 교환된 데이터는 참조하는 시스템의 동작 단계와 관련이 있는 정보 모두를 포함한 제너릭 헤더 (generic header) 를 동반하는, 상기 복수의 비동기식 데이터 교환 링크를 특징으로 하며,

   상기 각각의 처리 노드는, 상기 동기화 링크와 인터페이스하고, 상기 베이스 클록과 상기 동기화 메시지에 기초하여 내부 시퀀싱을 구현하기에 적합한 수단을 갖고;

   상기 각각의 처리 노드는 또한, 데이터 교환 링크에 의해 수신된 상기 입력 데이터와 연관된 헤더를 처리하고, 적절한 헤더를 생성된 출력 데이터와 연관시키기에 적합한 수단을 갖는, 전자 시스템 아키텍처.
2. 제 1 항에 있어서,

   상기 각각의 처리 노드는, 로컬 데이트 (local date) 를 구현하고, 이 로컬 데이트를 상기 기준 데이트와 주기적으로 비교하기에 적합한 수단을 갖는, 전자 시스템 아키텍처.
3. 제 1 항 또는 제 2 항에 있어서,

   상기 동기화 링크는, 타이밍 클록 H, 동기화 신호 및 2 진 데이터 프레임을 송신하고, 프레임을 구성하는 상기 동기화 신호 및 상기 2 진 데이터는, 상기 클록 H 의 폼 팩터 (form factor) 를 변조함으로써 송신되고, 상기 변조는 상기 클록 H 의 상승 에지를 분리하는 시간 간격을 유지하는, 전자 시스템 아키텍처.
4. 제 3 항에 있어서,

   상기 클록 H 의 폼 팩터의 변조는, 3 가지 상태, 즉,

   - 상기 클록 H 의 하이 상태가 로우 상태의 지속기간과 동등한 지속기간을 갖는 0 상태로서, 상기 폼 팩터가 1/2 와 동등한, 상기 0 상태,

   - 상기 클록 H 의 하이 상태가 상기 로우 상태의 지속기간보다 큰 지속기간을 갖는 1 상태로서, 상기 폼 팩터가 1/2 보다 큰, 상기 1 상태, 및

   - 상기 클록 H 의 하이 상태가 상기 로우 상태의 지속기간보다 작은 지속기간을 갖는 -1 상태로서, 상기 폼 팩터가 1/2 보다 작은, 상기 - 1 상태를 포함하고,

   상기 프레임 내의 2 진 데이터 값은 상기 0 상태와 상기 1 상태의 2 가지 상 태로 인코딩되고, 상기 동기화 신호는 상기 -1 상태에 의해 식별되는, 전자 시스템 아키텍처.
5. 제 3 항 또는 제 4 항에 있어서,

   상기 동기화 링크 상의 데이터 프레임의 송신은, 동기화 신호의 송신에 의해 신호화되는, 전자 시스템 아키텍처.
6. 제 3 항 내지 제 5 항 중 어느 한 항에 있어서,

   상기 동기화 신호를 이용하여, 상기 각각의 처리 노드가 슬로우 클록을 동기화하는, 전자 시스템 아키텍처.
7. 제 3 항 내지 제 6 항 중 어느 한 항에 있어서,

   상기 동기화 신호는, 유용한 동기화 정보를 포함한 데이터 프레임 또는 무용한 데이터를 포함한 더미 프레임을 동반하면서, 주기적으로 방출되는, 전자 시스템 아키텍처.
8. 제 7 항에 있어서,

   송신된 각각의 프레임은, 이 프레임이 진정한 프레임인지 더미 프레임인지 여부를 나타내는 비트 필드를 갖는, 전자 시스템 아키텍처.
9. 제 3 항 내지 제 8 항 중 어느 한 항에 있어서,

   상기 동기화 신호는, 상기 동기화 링크 상에서 3 진 시퀀스의 형태로 송신되며, 상기 3 진 시퀀스의 구조는, 상기 동기화 신호가 3 진 상관기를 이용하는 서브어셈블리에 의해 상관 피크를 검출함으로써 검출되도록 선택되는, 전자 시스템 아키텍처.
10. 제 3 항 내지 제 9 항 중 어느 한 항에 있어서,

    상기 2 진 프레임에 보유된 정보는, 오류를 검출 및 보정하는 코드를 이용하여 인코딩되는, 전자 시스템 아키텍처.
11. 레이더에 의해 구현되는 기능 또는 기능의 일부를 각각 제공하는 복수의 처리 노드를 각각 갖는 복수의 서브어셈블리를 가진 레이더 시스템으로서,

    - 상기 처리 노드 모두에, 단순화된 헤더 (simplified header), 베이스 클록, 동기화 신호 및 기준 데이트 (reference date) 를 갖는 하나의 동일한 일반적인 동기화 메시지를 공급하는 하나의 단일 동기화 링크,

    - 복수의 데이터 교환 링크로서, 각각의 링크는 2 개의 특정 처리 노드들 사이에서의 특정 데이터 교환을 허용하고, 상기 교환된 데이터는 다양한 처리 노드에 의해 이용되고, 상기 교환된 데이터는 참조하는 버스트와 관련이 있는 정보 모두를 포함한 제너릭 헤더 (generic header) 를 동반하는, 상기 복수의 데이터 교환 링크를 갖는 것을 특징으로 하며,

    상기 각각의 처리 노드는, 상기 동기화 링크와 인터페이스하고, 상기 베이스 클록과 상기 동기화 메시지에 기초하여 내부 시퀀싱을 구현하기에 적합한 수단을 갖고;

    상기 각각의 처리 노드는 또한, 데이터 교환 링크에 의해 수신된 입력 데이터와 연관된 헤더를 처리하고, 적절한 헤더를 생성된 출력 데이터와 연관시키기에 적합한 수단을 갖는, 레이더 시스템.

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