JPS62278849A - シリアル変換転送システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〔産業上の利用分野〕 この発明はパラレルデータを−Ｈシリアルデータに変換
して、転送するシリアル変換転送システムに関するもの
である。

〔従来の技術〕

第２図は従来のシリアル変換転送システムを示すブロッ
ク図であり、（ＩＪ−）、　（ｌｒ）は前者が左側の、
後者が右側の（符号のＪ、ｒはそれぞれ左、右を意味し
以下同様であり省略する）いずれも送り手兼受け手のパ
ラレルデータ系であって、こ＼ではパーソナルコンピュ
ータ、にＪ）はパラレルｆ　−タ系（１Ｌ）からのパラ
レルデータ信号を一時蓄える送信バッファレジスタ、（
３Ｌ）は送信バッファレジスタ（２Ｌ）が空いたことを
示すエンプティフラグ回路、（４Ｌ）は送信バッファレ
ジスタ（２Ｊ）に蓄えられているパラレルデータを入力
しシリアルデータを出力する送信シフ）Ｌ／レジスタ（
５Ｌ）ハ送受信サンプリングクロックを発生するボーレ
ートタイマ、（６１）はサンプリングクロックを得てシ
フトレジスタ（４Ｌ）にクロック信号を与えるシフトク
ロック発生回路、（７４）はパリティ信号をシフトレジ
スタ（４Ｌ）に与えるパリティ発生回路、（８Ｊ−）は
ストップビットをシフトレジスタ（４Ｊ−）にストップ
ビットを与えるストップビット発生回路、（１０Ｌ）は
この例では送信バッファレジスタ（２２）。

エンプティ７ラグ回路（３Ｌ）　、　　送信シフトレジ
スタ（４Ｌ）、ボーレートジェネレータタイマ（５１）
　。

シフトクロック発生回路（６Ｌ）、パリティ発生回路（
７Ｊ−）およびストップビット発生回路（８Ｌ）で構成
されるものであって、パラレルデータ信号をシリアルデ
ータ信号に変換し出力する送信部、（ｌｏｒ）は送信部
（１０Ｌ）とまったく同様の送信部、（２０ｒＬ）は左
から右側へ送信部（ｌｏｇ）の出力を転送する転送線、
（２０ｒＬ　）は線（２０Ａｒ）と同様の転送線、（３
０ｒ）はこの例ではシリアルデータ信号のパリティやビ
ット長等についてのフォーマットがあらかじめ与えられ
ているパーソナルコンピュータ（１ｒ）内でソフト的に
構成されたものであって、フォーマット関係を制御する
フォーマット制御手段、（２０Ｌ）は手段（３ｏｒ）と
同様のフォーマット制御手段、（３１ｒ）は送信部（１
０ｒ　）中のボーレートジェネレータタイプ（５ｒ）の
サンプリングクロックを受信用に１６分周したクロック
を出力するクロック制御回路、（３２ｒ）は転送線（２
０ｊｒ　）からシリアルデータ信号をクロック制御回路
（ｓｌｒ）のクロック信号と共に受信しスタートビット
を検出するスタートビット検出回路、（３３ｒ）はスタ
ートビット検出回路（３２ｒ　）を介してサンプリング
クロックによりフォーマット制御手段（３０ｒ）により
定められてビット数だけシリアルデータ信号をシフトイ
ンレ、パラレルデータに変換して出力する受信シフトレ
ジスタ、（３４ｒ）はフォーマット制御手段（３Ｏｒ）
によって制御されパリティをチェックするパリティチェ
ック回路、（３５ｒ）はパリティエラーフラグ回路、（
３ａｒ）は同期はずれを検出するフレーミングエラー検
出回路、（３７ｒ）は受信シフトレジスタ（ｚ３ｒ）か
らのパラレルデータを一時蓄える受信バッファレジスタ
、（３８ｒ）は受信バッファレジスタ（３ｔｒ）にデー
タが格納されていることを示す受信バッファフルフラグ
回路、（３９ｒ）は受信バッファレジスタ（３７ｒ）に
データがある場合に次のデータがレジスタ（３３ｒ　）
から転送されるとセットされるオーバーランエラーフラ
グ回路、（４Ｏｒ）はこの例ではクロック制御回路（３
１ｒ）、スタートビット検出回路（ｚ２ｒ）、受信シフ
トレジスタ（３３ｒ）、パリティチェック回路（３４ｒ
）＋パリティエラーフラグ回路（３５ｒ　）。

フレーミングエラー検出回路（３６ｒ　）、受信バッフ
ァレジスタ（３７ｒ）、バッファフルフラグ回路（３８
ｒ）およびオーバランエラーフラグ回路（３９ｒ）で構
成されるものであって、シリアルデータ信号を受信し、
パラレルデータ信号をパラレルデータ系（１ｒ）に与え
る受信部、（４０Ｌ）は受信部（４Ｏｒ）と同様の受信
部である。

従来のシリアル変換転送システムは上記のように構成さ
れていたので、第３図に示すように送信ｓテ”ｏ”レベ
ルのスタートビット圀ト＋＋１＋＋レベルのストップピ
ッ［４ではさまれた複数のビット部分りＱにデータやパ
リティ指数を入れた短い時系列信号（イ）をシリアルに
つなげたシリアルデータ信号に変換する。受信側はビッ
トレートや時系列信号（ホ）のビット長やパリティ指数
の定義やそのビット部分翰中の出現位置等のフォーマッ
トについてあらかじめ知らされているため、スタートビ
ット■の立下りからトリガーを得るのみで、送られて来
たシリアルデータ信号から元のパラレルデータ信号に復
元できるようになっていた。

〔発明が解決しようとする問題点〕

上記のような従来のシリアル変換転送システムでは、シ
リアルデータ信号の個々時系列信号徊のフォーマットが
あらかじめ受信部（４ｏｊ）、　（４ｏｒ）に知らされ
ているから、元のパラレルデータ信号に復元することが
できたが、これが知らされていない場合には復元するこ
とが不可能になると云った問題点があった。

この発明は上記の如き問題点を解決するためになされた
もので、データ部分のフォーマットが受信部に知らされ
ていなくとも、元のパラレルデータ信号に復元すること
ができるシリアル変換転送システムを提供することを目
的とする。

〔問題点を解決するための手段〕

この発明に係るシリアル変換転送システムは送り手のパ
ラレルデータ系から送信部へパラレルデータ信号を入力
すると、スタートビットで始まる複数ビットからなる点
で共通の複数の時系列信号が連なってなるシリアルデー
タ信号に変換され、この信号が転送線に送られ、その際
あらかじめ前記時系列信号のフォーマットを符号化手段
によって符号化されたフォーマットデータを先頭の前記
時系列信号に組み入れるようにフォーマットデータ入力
手段が前記送信部を制御し、フォーマットデータ解読手
段が前記転送線から前記先頭の時系列信号を受信し前記
フォーマットを復元し、このフォーマットに従い、受信
部が前記転送線から受信した前記シリアルデータ信号を
前記パラレルデータ信号に復元し、これを受け手のパラ
レルデータ系に与えるようにしたものである。

〔作用〕

この発明においては、符号化手段によって一定の約束の
もとにフォーマットを符号化されたフォーマットデータ
をフォーマットデータ解読手段が元のフォーマットに復
元し受信部がシリアルデータ信号から元のパラレルデー
タ信号に復元するのを助ける。

〔実施例〕

第１図はこの発明の一実施例を示すブロック図であり、
（ＬＬ）　〜（８Ｌ）、　（ｌｒ）　〜（８ｒ）、　　
（ｌｃｌｊ）、　　（１０ｒ）、　　　（２０ｊｒ）、
　　　（２０ｒ４）、　　　（３Ｌｊｌ　　〜　（４０
２）、　　　（３ユｒ）〜（４ｏｒ）はいずれも従来の
同一符号のものと同一または相当部分、（１００Ｌ）、
　　（１００ｒ）は時系列信号−のフォーマットを符号
化したフォーマットデータを出力する符号化手段、（１
１０Ｌ）、　　（１１０ｒ）はフォーマットデータを先
頭の時系列信号（７）に組み入れさせるフォーマットデ
ータ入力手段、（３０４−ａ　）。

（３０ｒａ）はそれぞれ転送線（２０ｒ　Ｌ）＋　（２
０Ｌｒ　）から送られてくる先頭の時系列信号鉛白のフ
ォーマットデータを解読するフォーマットデータ解読手
段であって、この実施例の場合パリティチェック回路（
３４ｒ）や受信レジスタ（３ｚｒ）を制御するものであ
る０ 補足すると、符号化は第４図のフローチャートが示すよ
うなソフトで、フォーマットデータを作り、第５図の如
く先頭の時系列信号に組み入れる。

解読手段（３０Ｌａ　）＋　　（３０ｒａ　）では、第
６図の如きフローチャートに従って処理する。

この実施例は上記の如く構成したので、従来のもの同様
に動作することは勿論、以上のようにフォーマットを求
めるようにしたので、あらかじめフォーマットが知らさ
れていなくデータの復元が可能であるから、前記の問題
点についても解決されることは明らかである。

なお、上記実施例では、データフォーマットを第５図の
如（ｂｉｔ　ｌをキャラクタ長選択ビット。

１）ｉｔ　２をストップビット長選択ビット、１）ｉｔ
３〜４をパリティ選択ビットと定義しているが、これら
の定義及び機能はこの限りではない。

〔発明の効果〕

この発明は以上説明したとおり、フォーマットデータ解
読手段が、送られてきたフォーマットデータを解読し、
元のフォーマットを復元するので、受信部はこのフォー
マットをあらかじめ知らされていなくともシリアルデー
タ信号から元のパラレルデータ信号に変換することがで
きる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図、第２図
は従来のシリアル変換転送システムを示すブロック図、
第３図は従来のシリアル信号の構成を示す概念図、第４
図はこの発明の一実施例を説明するためのフローチャー
ト、第５図はこの発明の一実施例を説明するためのフォ
ーマットデータを示す概念図、再６図はこの発明の一実
施例を説明するためのフローチャートである。 図において、（１２）、（ｌｒ）はいずれも送り手兼受
け手のパラレルデータ系、（ｘｏＬ）、　（ｌｏｒ）は
いずれも送信部、（２０ｊｒ）、　（２０ｒＪ−）はい
ずれも転送線、（３０Ｌａ　）、　（３０ｒａ　）はい
ずれもフォーマットデータ解読手段、（４ＯＬ）、（４
Ｏｒ）はいずれも受信部、（１００２）。 （ｌｏｏｒ）はいずれも符号化手段、（１工０’　）、
　’１１０ｒ　）はいずれもフォーマットデータ入力手
段である。 なお、各図中、同一符号は同一または相当部分を示す。 何人　大岩増雄

Claims (1)

【特許請求の範囲】
1. （１）送り手のパラレルデータ系からパラレルデータを
   入力し、スタートビットで始まる複数ビットからなる点
   で共通の複数の時系列信号が連なつてなるシリアルデー
   タ信号に変換し、これを転送線に出力する送信部と 前記時系列信号のフォーマットを符号化手段によつて、
   符号化されたフォーマットデータを先頭の前記時系列信
   号に組み入れるように前記送信部を制御するフォーマッ
   トデータ入力手段と 前記転送線から前記先頭の時系列信号を受信し前記フォ
   ーマットを復元するフォーマットデータ解読手段と 復元された前記フォーマットに従い、前記転送線から受
   信した前記シリアルデータ信号を前記パラレルデータ信
   号に復元し、これを受け手のパラレルデータ系に与える
   受信部とを 備えたシリアル変換転送システム。