JP2570268B2 - デ−タ収集回路 - Google Patents
デ−タ収集回路Info
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- JP2570268B2 JP2570268B2 JP21150486A JP21150486A JP2570268B2 JP 2570268 B2 JP2570268 B2 JP 2570268B2 JP 21150486 A JP21150486 A JP 21150486A JP 21150486 A JP21150486 A JP 21150486A JP 2570268 B2 JP2570268 B2 JP 2570268B2
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- Japan
- Prior art keywords
- circuit
- signal
- transmission signal
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- pulse
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ収集回路に関するものである。
従来のデータ収集回路の一例を第５図に示し説明す
る。
る。
図において、501はパラレル・シリアル変換部、502は
パラレルデータ513をシリアルデータ514に変換するパラ
レル・シリアル変換回路、503は収集部、504はパルス発
生回路である。そして、510はストローブ信号を示し、5
11はクロツク信号を示す。
パラレルデータ513をシリアルデータ514に変換するパラ
レル・シリアル変換回路、503は収集部、504はパルス発
生回路である。そして、510はストローブ信号を示し、5
11はクロツク信号を示す。
そして、この第５図に示すように、パラレルデータ51
3をシリアルデータ514に変換して収集する回路におい
て、パラレル・シリアル変換回路502に対してパラレル
データのラツチのタイミングを決めるストローブ信号51
0とシリアルデータ514の送出タイミングを決めるクロツ
ク信号511を与えて、パラレルデータ503をシリアルデー
タ514として収集するという方法が採られている。
3をシリアルデータ514に変換して収集する回路におい
て、パラレル・シリアル変換回路502に対してパラレル
データのラツチのタイミングを決めるストローブ信号51
0とシリアルデータ514の送出タイミングを決めるクロツ
ク信号511を与えて、パラレルデータ503をシリアルデー
タ514として収集するという方法が採られている。
上述した従来のデータ収集回路では、パラレル・シリ
アル変換回路に対してクロツク信号とストローブ信号の
２本の信号線を接続する必要があり、このパラレル・シ
リアル変換回路が多数になると、これに対応してクロツ
ク信号およびストローブ信号もそれぞれに必要となり、
非常にたくさんの信号線の接続が必要になるという問題
点があつた。
アル変換回路に対してクロツク信号とストローブ信号の
２本の信号線を接続する必要があり、このパラレル・シ
リアル変換回路が多数になると、これに対応してクロツ
ク信号およびストローブ信号もそれぞれに必要となり、
非常にたくさんの信号線の接続が必要になるという問題
点があつた。
本発明のデータ収集回路は、タイミングパルスおよび
データ収集信号となる送信信号を発生するパルス発生回
路と、このパルス発生回路からの送信信号を受信しその
送信信号の先頭ビツトを検出する先頭ビツト検出回路
と、上記送信信号をクロツクとし上記先頭ビツト検出回
路の出力により初期化されるカウンタ回路と、このカウ
ンタ回路の出力とパラレルデータにより上記送信信号の
パルスを禁止するパルスインヒビツト回路と、このパル
スインヒビツト回路の出力信号と上記送信信号の比較を
行いシリアルデータを送出する比較回路により構成さ
れ、上記送信信号のパルスを入力されるパラレルデータ
によつて規則的に禁止することにより情報を伝達するこ
とで、送受各１本の接続でパラレルデータをシリアルデ
ータに変換して収集するようにしたものである。
データ収集信号となる送信信号を発生するパルス発生回
路と、このパルス発生回路からの送信信号を受信しその
送信信号の先頭ビツトを検出する先頭ビツト検出回路
と、上記送信信号をクロツクとし上記先頭ビツト検出回
路の出力により初期化されるカウンタ回路と、このカウ
ンタ回路の出力とパラレルデータにより上記送信信号の
パルスを禁止するパルスインヒビツト回路と、このパル
スインヒビツト回路の出力信号と上記送信信号の比較を
行いシリアルデータを送出する比較回路により構成さ
れ、上記送信信号のパルスを入力されるパラレルデータ
によつて規則的に禁止することにより情報を伝達するこ
とで、送受各１本の接続でパラレルデータをシリアルデ
ータに変換して収集するようにしたものである。
本発明においては、データ収集回路において、従来の
回路であつたデータ信号とクロツク信号およびストロー
ブ信号を１つの信号に多重化する。
回路であつたデータ信号とクロツク信号およびストロー
ブ信号を１つの信号に多重化する。
以下、図面に基づき本発明の実施例を詳細に説明す
る。
る。
第１図は本発明によるデータ収集回路の一実施例を示
すブロツク図で、基本的構成例を示すものである。
すブロツク図で、基本的構成例を示すものである。
図において、101はタイミングパルスおよびデータ収
集信号となる送信信号110を発生するパルス発生回路、1
02はこのパルス発生回路101からの送信信号110を受信し
その送信信号110の先頭ビツトを検出する先頭ビツト検
出回路、103はパルス発生回路101からの送信信号110を
クロツクとし上記先頭ビツト検出回路102の出力である
初期化信号112により初期化されるカウンタ回路、104は
このカウンタ回路103の出力である制御信号113とパラレ
ルデータ114により送信信号110を禁止するパルスインヒ
ビツト回路、105はこのパルスインヒビツト回路104の出
力信号である受信信号111と送信信号110の比較を行いシ
リアルデータ115を送出する比較回路である。106はパラ
レル・シリアル変換部を示し、107は収集部を示す。
集信号となる送信信号110を発生するパルス発生回路、1
02はこのパルス発生回路101からの送信信号110を受信し
その送信信号110の先頭ビツトを検出する先頭ビツト検
出回路、103はパルス発生回路101からの送信信号110を
クロツクとし上記先頭ビツト検出回路102の出力である
初期化信号112により初期化されるカウンタ回路、104は
このカウンタ回路103の出力である制御信号113とパラレ
ルデータ114により送信信号110を禁止するパルスインヒ
ビツト回路、105はこのパルスインヒビツト回路104の出
力信号である受信信号111と送信信号110の比較を行いシ
リアルデータ115を送出する比較回路である。106はパラ
レル・シリアル変換部を示し、107は収集部を示す。
そして、送信信号110のパルスを入力されるパラレル
データ114によつて規則的に禁止することにより情報を
伝達することで、送受各１本の接続でパラレルデータを
シリアルデータに変換して収集するように構成されてい
る。
データ114によつて規則的に禁止することにより情報を
伝達することで、送受各１本の接続でパラレルデータを
シリアルデータに変換して収集するように構成されてい
る。
このように構成されたデータ収集回路では、従来、こ
の種の回路で必要であつたデータ信号，クロツク信号，
ストローブ信号を１つの信号に多重化することにより、
パラレル・シリアル変換部106と収集部107のインターフ
エイスに必要な信号線を必要最小限にしている。
の種の回路で必要であつたデータ信号，クロツク信号，
ストローブ信号を１つの信号に多重化することにより、
パラレル・シリアル変換部106と収集部107のインターフ
エイスに必要な信号線を必要最小限にしている。
そして、データ信号，クロツク信号，ストローブ信号
を多重化する方法は、送信信号110を受信し、決められ
た位置のパルスを禁止するしかないかで情報を伝送する
方式にもとづいている。
を多重化する方法は、送信信号110を受信し、決められ
た位置のパルスを禁止するしかないかで情報を伝送する
方式にもとづいている。
第２図は本発明によるデータ収集回路の実施例を示す
ブロツク図で、具体的構成例を示すものである。
ブロツク図で、具体的構成例を示すものである。
図において、201はパルス発生回路で、このパルス発
生回路201は第１図のパルス発生回路101に対応する。20
2はこのパルス発生回路201から出力された送信信号221
のフレームの先頭ビツトを検出するモノマルチバイブレ
ータで、このモノマルチバイブレータ202は第１図の先
頭ビツト検出回路102に対応する。203はクリア同期式カ
ウンタで、このクリア同期式カウンタ203は第１図のカ
ウンタ回路103に対応する。204,205はインバータゲー
ト、206,207はアンドゲート、208はノアゲートで、これ
らは第１図のパルスインヒビツト回路104に対応する回
路を構成している。209は排他的論理和回路で、この排
他的論理和回路209は第１図の比較回路105に対応する。
生回路201は第１図のパルス発生回路101に対応する。20
2はこのパルス発生回路201から出力された送信信号221
のフレームの先頭ビツトを検出するモノマルチバイブレ
ータで、このモノマルチバイブレータ202は第１図の先
頭ビツト検出回路102に対応する。203はクリア同期式カ
ウンタで、このクリア同期式カウンタ203は第１図のカ
ウンタ回路103に対応する。204,205はインバータゲー
ト、206,207はアンドゲート、208はノアゲートで、これ
らは第１図のパルスインヒビツト回路104に対応する回
路を構成している。209は排他的論理和回路で、この排
他的論理和回路209は第１図の比較回路105に対応する。
そして、210はパラレル・シリアル変換部、211は収集
部を示し、222,223はパラレルデータ、224は受信信号、
225はシリアルデータ、226はクリア信号を示す。
部を示し、222,223はパラレルデータ、224は受信信号、
225はシリアルデータ、226はクリア信号を示す。
つぎにこの第２図に示す実施例の動作を第３図を参照
して説明する。
して説明する。
第３図は第２図に示す実施例のタイムチヤートで、
（ａ）は送信信号221を示したものであり、（ｂ），
（ｃ）はパラレルデータ222,223、（ｄ）は受信信号、
（ｅ）はシリアルデータ225、（ｆ）はクリア信号226を
示したものである。
（ａ）は送信信号221を示したものであり、（ｂ），
（ｃ）はパラレルデータ222,223、（ｄ）は受信信号、
（ｅ）はシリアルデータ225、（ｆ）はクリア信号226を
示したものである。
まず、パルス発生回路201から出力された送信信号221
（第３図（ａ）参照）の先頭ビツトをモノマルチバイブ
レータ202で検出し、その出力のクリア信号226（第３図
（ｆ）参照）でクリア同期式カウンタ203をリセツトす
る。つぎに、このクリア同期式カウンタ203の出力QA,QB
と、インバータゲート204,205とアンドゲート206,207お
よびノアゲート208からなる論理ゲートによつて、第３
図（ｂ），（ｃ）に示すような波形のパラレルデータ22
2,223の各パラレル入力によつてそれぞれ決められた位
置のパルスを禁止し、受信信号224（第３図（ｄ）参
照）として出力する。この例では、パラレルデータ222
が２番目のパルス，パラレルデータ223が３番目のパル
スに割当てられている。
（第３図（ａ）参照）の先頭ビツトをモノマルチバイブ
レータ202で検出し、その出力のクリア信号226（第３図
（ｆ）参照）でクリア同期式カウンタ203をリセツトす
る。つぎに、このクリア同期式カウンタ203の出力QA,QB
と、インバータゲート204,205とアンドゲート206,207お
よびノアゲート208からなる論理ゲートによつて、第３
図（ｂ），（ｃ）に示すような波形のパラレルデータ22
2,223の各パラレル入力によつてそれぞれ決められた位
置のパルスを禁止し、受信信号224（第３図（ｄ）参
照）として出力する。この例では、パラレルデータ222
が２番目のパルス，パラレルデータ223が３番目のパル
スに割当てられている。
そして、排他的論理和回路209でシリアルデータ225
（第３図（ｅ）参照）が得られる。
（第３図（ｅ）参照）が得られる。
なお、この実施例では各フレームの先頭ビツトの検出
をクロツクの立上り動作のモノマルチバイブレータ202
を用い、その時定数をt1＜ｔ＜t2に設定することによつ
て実現している。
をクロツクの立上り動作のモノマルチバイブレータ202
を用い、その時定数をt1＜ｔ＜t2に設定することによつ
て実現している。
第４図は本発明の他の実施例を示すブロツク図であ
る。
る。
図において、401,402,403は直列に接続されたパラレ
ル・シリアル変換部、404は収集部である。411,412,413
はパラレルデータを示し、414はシリアルデータを示
す。
ル・シリアル変換部、404は収集部である。411,412,413
はパラレルデータを示し、414はシリアルデータを示
す。
そして、この第４図はパラレル・シリアル変換部401
〜403をシリアルに接続する場合の実施例で、本実施例
では収集部404から出力された送信信号（第２図の221に
相当）がパラレル・シリアル変換部403に入力され、こ
のパラレル・シリアル変換部403から受信信号（第２図
の224に相当）が出力されてパラレル・シリアル変換部4
02に入力される。つまり、パラレル・シリアル変換部40
2は入力された受信信号を送信信号として受け取ること
になり、同時にパラレル・シリアル変換部401もパラレ
ル・シリアル変換部402から出力された受信信号を送信
信号として受け取る。また、各パラレル・シリアル変換
部内のクリア同期式カウンタ（第２図の203に相当）が
送信信号のパルスを禁止する位置はそれぞれ異なるよう
に設定されている。したがって、送信信号のパルスを禁
止し受信信号として出力することをパラレル・シリアル
変換部403〜401で順次行ってパラレルデータ413〜411を
変換し、最終的に複数の位置でパルスが禁止された受信
信号をパラレル・シリアル変換部401から収集部404に出
力することにより、シリアルデータ414として受信する
ことができる。
〜403をシリアルに接続する場合の実施例で、本実施例
では収集部404から出力された送信信号（第２図の221に
相当）がパラレル・シリアル変換部403に入力され、こ
のパラレル・シリアル変換部403から受信信号（第２図
の224に相当）が出力されてパラレル・シリアル変換部4
02に入力される。つまり、パラレル・シリアル変換部40
2は入力された受信信号を送信信号として受け取ること
になり、同時にパラレル・シリアル変換部401もパラレ
ル・シリアル変換部402から出力された受信信号を送信
信号として受け取る。また、各パラレル・シリアル変換
部内のクリア同期式カウンタ（第２図の203に相当）が
送信信号のパルスを禁止する位置はそれぞれ異なるよう
に設定されている。したがって、送信信号のパルスを禁
止し受信信号として出力することをパラレル・シリアル
変換部403〜401で順次行ってパラレルデータ413〜411を
変換し、最終的に複数の位置でパルスが禁止された受信
信号をパラレル・シリアル変換部401から収集部404に出
力することにより、シリアルデータ414として受信する
ことができる。
以上説明したように、本発明によれば、データ収集回
路において、従来の回路であつたデータ信号とクロツク
信号およびストローブ信号を１つの信号に多重化するこ
とにより、パラレル・シリアル変換回路と収集部との接
続を必要最小限にできるので、実用上の効果は極めて大
である。
路において、従来の回路であつたデータ信号とクロツク
信号およびストローブ信号を１つの信号に多重化するこ
とにより、パラレル・シリアル変換回路と収集部との接
続を必要最小限にできるので、実用上の効果は極めて大
である。
第１図は本発明によるデータ収集回路の一実施例の基本
的構成を示すブロツク図、第２図は本発明の実施例の具
体的構成を示すブロツク図、第３図は第２図の動作説明
に供するタイムチヤート、第４図は本発明の他の実施例
を示すブロツク図、第５図は従来のデータ収集回路の一
例を示すブロツク図である。 101,201……パルス発生回路、102……先頭ビツト検出回
路、103……カウンタ回路、104……パルスインヒビツト
回路、105……比較回路。
的構成を示すブロツク図、第２図は本発明の実施例の具
体的構成を示すブロツク図、第３図は第２図の動作説明
に供するタイムチヤート、第４図は本発明の他の実施例
を示すブロツク図、第５図は従来のデータ収集回路の一
例を示すブロツク図である。 101,201……パルス発生回路、102……先頭ビツト検出回
路、103……カウンタ回路、104……パルスインヒビツト
回路、105……比較回路。
Claims (1)
- 【請求項１】タイミングパルスおよびデータ収集信号と
なる送信信号を発生するパルス発生回路と、このパルス
発生回路からの送信信号を受信しその送信信号の先頭ビ
ツトを検出する先頭ビツト検出回路と、前記送信信号を
クロツクとし前記先頭ビツト検出回路の出力により初期
化されるカウンタ回路と、このカウンタ回路の出力とパ
ラレルデータにより前記送信信号のパルスを禁止するパ
ルスインヒビツト回路と、このパルスインヒビツト回路
の出力信号と前記送信信号の比較を行いシリアルデータ
を送出する比較回路により構成され、前記送信信号のパ
ルスを入力されるパラレルデータによつて規則的に禁止
することにより情報を伝達することで、送受各１本の接
続でパラレルデータをシリアルデータに変換して収集す
るようにしたことを特徴とするデータ収集回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21150486A JP2570268B2 (ja) | 1986-09-10 | 1986-09-10 | デ−タ収集回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21150486A JP2570268B2 (ja) | 1986-09-10 | 1986-09-10 | デ−タ収集回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6367921A JPS6367921A (ja) | 1988-03-26 |
| JP2570268B2 true JP2570268B2 (ja) | 1997-01-08 |
Family
ID=16607031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21150486A Expired - Lifetime JP2570268B2 (ja) | 1986-09-10 | 1986-09-10 | デ−タ収集回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2570268B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5349857A (en) * | 1988-08-12 | 1994-09-27 | Murata Manufacturing Co., Ltd. | Vibratory gyroscope |
| US5874674A (en) * | 1988-08-12 | 1999-02-23 | Murata Manufacturing Co., Ltd. | Vibrator including piezoelectric electrodes or detectors arranged to be non-parallel and non-perpendicular to coriolis force direction and vibratory gyroscope using the same |
| US5493166A (en) * | 1988-08-12 | 1996-02-20 | Murata Manufacturing Co., Ltd. | Vibrator and vibrating gyroscope using the same |
-
1986
- 1986-09-10 JP JP21150486A patent/JP2570268B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6367921A (ja) | 1988-03-26 |
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