JPS61287342A - デ−タ伝送装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は複数の並列データを時分割多重するデータ伝送
装置に関する。

従来の技術 複数の並列データを時分割多重して伝送する場合、フレ
ームパルスの論理”１°′と論理”○°′が交番するフ
レーム構成が用いられており、従来例を第７図に示しそ
の動作について説明する。送信部Ａ′は、内部に発振回
路を備えクロックＣＬＫ１、サンプリングパルス、フレ
ームパルスｆ′ヲ発生する送信タイミング作成器１′と
、フレームパルスｆ′と複数のデータＤ１〜Ｄｎを入力
しサンプリングパルスによりフレームパルスｆ′トデー
タＤ１〜Ｄｎを時分割多重して直列信号ｑ′とする並列
・直列変換器２と、直列信号ｑ′とクロックを入力して
直列信号ｑ′の論理″１″、′○”をそれぞれ１１１ｏ
″。

”１０００”のパルスコードに変調して伝送データｈ′
とする変調回路３／よりなる。

伝送部Ｂは、同軸ケーブルまたは、光フアイバケーブル
で構成されるが、光フアイバケーブルを用いる場合には
送信部Ａの出力端に電気信号・光信号変換器（Ｅｌｏ）
が、受信部ｄの入力端に光信号・電気信号変換器（０／
Ｅ）が必要である。

受信部Ｃ′は、伝送部Ｂを介して送信部Ａ′の変調回路
３′と接続され、伝送データｈ′の立ち上りを検出して
受信クロック１′を再生するクロック再生回路４／と、
受信クロックｉ′の立ち上りのタイミングで伝送データ
ｈ′をサンプリングした後、順次シフトする直列・並列
変換器８′と、直列・並列変換器８′の出力θ′。とθ
ｎ＋１および受信クロック１′を入力してフレーム基準
パルスＰ′を発生して、フレーム同期を確立する受信タ
イミング作成器１０と、直列・並列変換器８′の出力θ
′１〜θ雲、をフレーム基準パルスＰ′によって保持し
て並列データα、〜Ｄ′ｎを再生するホールド回路９′
よりなる。

いま、並列データＤｉを７個と仮定して動作を説明する
。送信部Ａ′は第８図に示す回路で構成されており、タ
イムチャートを第９図および第１０図に示す。発振回路
１１からクロックＣＬＫ１が得られ、クロックＣＬＫ１
は分周器１２に入力され出力ａ、ｌ）を得る。出力すは
分周器１３′に入力されサンプリングパルスｃ、ｄ、ｅ
おｘび−ｙｖ−ムパルスｆ′を得る。並列・直列変換器
２の入力Ｄ０にはフレームパルスｆ′が入力される。並
列・直列変換器２に入力されたフレームパルスｆ′トデ
ータＤ１〜Ｄ７は、サンプリングパルスｃ、ｄ、ｅの所
定のタイミングで順次選択して直列信号ｑ′に変換され
る。また、分周器１２の出力ａ９．ｌ）は、それぞれ、
否定素子３１．３２に入力され、出力ａ、ｂが得られる
。ａとｂは論理和素子３３と論理積素子３４に入力され
、それぞれ、変調信号ＰＷＭ１．ＰＷＭＯが得られる。

第１０図に示すように、直列信号ｑ′の論理″１”のと
きに変調信号ＰＷＭ１が、直列信号ｑ′の論理″０″の
ときに変調信号ＰＷＭｏがそう入された伝送データｈ′
が得られる。

受信部Ｃ′は、第１１図に示す回路で構成されている。

モノステープルマルチバイブレータ−４′に伝送データ
ｈ′を入力すると、第１２図ａに示すように伝送データ
ｈ′の立ち上りの変化点を検出して２・Ｔ（Ｔ＝１タイ
ムスロット）の期間だけ動作して、受信クロックｊ′を
得る。次に、伝送データｈ′と受信クロックｊ′をシフ
トレジスタぎに入力すると、伝送データｈ′は、受信ク
ロックｊ′の立ち上りのタイミングでサンプリングされ
た後順次シフトして出力θ′０〜θ′８を得る。

受信クロックｊ′は、論理積素子１１５に入力され、論
理積素子１１６のもう一方の論理が”１″のときに論理
積素子の出力に受信クロックｊ′が得られ、分周器１０
１に入力される。分周器１０１ノ出力Ｐ１・Ｐ２・Ｐ３
は論理積素子１０２に入力され、フレーム基準パルスＰ
′を発生する。また、シフトレジスタ８′の出力θ。と
θ８は排他的論理和素子１０３に入力され、θ乙とθ′
８の論理が異なるとき一致パルスｌ′を、θδとθ′８
の論理が同じとき不一致パルスｌ′を発生する。論理積
素子１０４は、フレーム基準パルスｙが論理”１”の期
間において一致パルスｌ′が論理”１”であれば同期一
致パルスｑを出力して一致カウンター０７をカウントア
ツプさせる。また、論理積素子１０６は、フレーム基準
パルスＰ′が論理″１″の期間において不一致パルスｌ
′が論理”１”であれば同期不一致パルスｒを出力して
不一致カウンター０８をカウントアツプさせる。一致カ
ウンター０７が設定値Ｎ　に達すると出力Ｑ３にパルス
８を発生して論理和素子１１０を介してフリップフロッ
プ１０９をリセットすると同時に論理和素子１１１を介
して一致カウンター０７および不一致カウンター０８を
初期値０にする。また、不一致カウンター０８が設定値
Ｎ２に達すると出力Ｑ２にパルスｔを発生してフリップ
フロップ１０９をセットすると同時に論理和素子１１１
を介して一致カウンター０７および不一致カウンター０
８を初期値０にする。

カラ／りの設定値Ｎ　およびＮ２は通常Ｎ１〉Ｎ２に設
定するが、一般にはＮ１＝ａ　、Ｎ２＝４に設定してい
る。

フリップフロップ１０９の出力Ｑが論理”ｏ”から論理
゛１″に変化するとシフトレジスタ１１２により出力Ｓ
０と受信クロックｊ′によりＳｏを１ビツトシフトした
反転出力Ｓ、が得られる。出力Ｓｏと８１を論理積素子
１１４に入力すると出力にハンティングパルスが発生す
る。ハンティングパルスはフレーム基準パルス？を１ビ
ツトシフトさせると同時に論理和素子１１０を介してフ
リップフロップ１０９をリセットする。これらの動作を
繰り返した後にフレーム同期が確立される。

フレーム同期が確立される直前の動作を第１２図すに示
す。いまフレーム基準パルスＰ′とシフトレジスタ８′
の出力θ′０のフレームビットが７ビツトずれていると
き（Ｘ点）、フレーム基準パルスＰ′と一致パルスｌ′
の位相が一致しないので同期不一致パルスｒが発生し、
不一致カウンタ１０Ｂをカウントアツプさせる。不一致
カウンタ１０８が設定値Ｎ２＝４　に達するとハンティ
ングパルスによりフレーム基準パルス２を１ビツトシフ
トさせる。（ｙ点）これらの動作を繰り返してフレーム
基準パルスＰ′と一致パルスｌ′の位相が一致すると同
期一致パルスｑが発生して（２点）、一致カウンタ１０
７をカウントアツプさせて設定値Ｎ１＝８に達するとフ
レーム同期が確立される。（Ｆ点）ラッチ９２は、フレ
ーム基準パルスＰ′を入力してフレーム基準パルスＰ′
の立ち上りのタイミングでシフトレジスタの出力０／１
〜θ′８を保持させて並列データを再生する。

ここで、フレーム同期確立に要する最大時間”ｌ’／［
気］は、データ伝送速度５（ｂｉｔ鷹〕、１ワードのビ
ット数をＮ（ｂｉｔ）、一致カウンタの設定値Ｎ１．不
一致カウンタの設定値Ｎ２とするとＴ＝　　（Ｎ＠Ｎ２
（Ｎ−１）＋Ｎ−１＋Ｎ拳Ｎ、）／Ｓ　　Ｃｓｉ℃〕　
　・・・（１）となる。

発明が解決しようとする問題点 このような従来のデータ伝送装置では、フレームパルス
に論理”１”と論理”ｏ　’ｌの交番パターンを用いて
いるためフレーム同期確立に要する時間が長かった。ま
た、フレーム基準パルスにより並列データを再生してい
るために同期確立がなされていない時に動作が不安定で
あった。

本発明はかかる点に鑑みてなされたもので、フレーム同
期確立に要する時間を短縮するとともに、フレーム同期
が確立していないときの誤動作を防止するデータ伝送装
置を提供することを目的としている。

問題点を解決するための手段 本発明は上記問題点を解決するため、送信部においてフ
レームパルスとデータの論理″１″および論理”Ｏ″を
それぞれ所定のパルスコードに変調して伝送し、受信部
において伝送データに位相同期した識別クロックと判別
クロックを発生させ、フレームパルスを検出した後に並
列データを再生するものである。

作　　用 本発明は上記した構成により、伝送データのパルスコー
ドのすべてのタイムスロットの位置でサンプリングを行
うことによりフレームパルスの検出に要する時間を短縮
し、フレームパルスを検出した後に並列データを再生す
るので同期はずれ状態での動作を安定にする。

実施例 第１図は本発明の構成を示すブロック図である。

第１図において、送信部Ａは、内部に発振回路を備えク
ロックＣＬＫ１、サンプリングパルス、フレームパルス
ｆを発生する送信タイミング作成器１と、複数のデータ
Ｄ１〜Ｄｎを入力しサンプリングパルスにより時分割多
重して直列データｑとする並列・直列変換器２と、フレ
ームパルスｆと直列データｑをクロックａ、ｌ）によっ
てフレームパルスｆを’１１００″のパルスコードに直
列データの論理Ｉ＋１１９．論理″０″をそれぞれ、”
１１１０″、”　１０００”のパルスコードに変調して
伝送データｈとする変調回路３よりなる。

伝送部Ｂは、同軸ケーブルまたは、光フアイバケーブル
で構成されるが、光フアイバケーブルを用いる場合には
送信部Ａの出力端に電気信号・光信号変換器（ｊｉ：１
０）が、受信部Ｃ′の入力端に光信号・電気信号変換器
（０／Ｅ）が必要である。

受信部Ｃは、伝送部Ｂを介して送信部Ａの変調回路３と
接続され、伝送データｈに位相同期した識別クロックｉ
と判別クロックｊを発生するクロック再生回路４と、伝
送データｈを識別クロックｉによりサンプリングし順次
シフトして並列コードに１〜に４を発生する第１の直列
・並列変換器５、！：、並列コードに１〜に４からフレ
ームパルスｎｔ−抽出するフレーム検出器６と、並列コ
ードに１〜に４により直列データｍを抽出するデータ検
出器７と、直列データｍを判別クロックｊによりサンプ
リングし順次シフトする第２の直列・並列変換器８と、
第２の直列・並列変換器８の出力θ１〜θ８をフレーム
パルスｎと判別クロックｊによりサンプリングして並列
データＤ′１〜Ｄ／ｎを再生するホールド回路９よりな
る。

以下、データＤｉが７個と仮定して実施例とともに動作
を説明する。

送信部Ａは第２図に示す回路で構成され、タイムチャー
トを第３図、第４図に示す。発振回路１１からクロック
ＣＬＫ１が得られ、クロックＣＬＫ１は分周器１２に入
力され出力ａ、ｌ）を得る。出力すは分周器１３に入力
されサンプリングパルスＣ９ｄ、ｅを得る。並列・直列
変換器２に入力されたデータＤ１〜Ｄ７は、サンプリン
グパルスｃ、ｄ。

ｅの所定のタイミングで順次選択して直列信号ｑに変換
される。分周器１２の出力ａ、ｌ）は、それぞれ否定素
子３１．３２に入力され出力ａ、Ｉ）が得られる。ａと
ｂは論理和素子３３と論理積素子３４に入力され、それ
ぞれ、変調信号ＰＷＭ１゜ＰＷＭ○が得られる。また、
分周器１３の出力Ｃ２ｄ、ｅは否定論理和素子１４に入
力されフレームパルスｆが得られる。第４図に示すよう
にフレームパルスｆが論理？′１″のとき１１００″な
るパルスコードｂが、フレームパルスｆが論理″′ｏ″
かつ直列信号ｑが論理″１”のとき″１１１０″ナルパ
ルスコードＰＷＭ　１が、フレームパルスｆが論理”Ｏ
”かつ直列信号ｑが論理”０″のとき”　１０００″な
るパルスコードＰＷＭ○が、伝送データｈとして得られ
る。

受信部Ｃは、第５図に示す回路で構成され、タイムチャ
ートを第６図に示す。伝送データｈは、否定素子４１を
介して位相比較器４２に入力される。位相比較器４１は
、ｈと分周器４４の出力ｉの立ち下り点の位相差に対応
した電圧を出力し、電圧制御発振器４３に入力され、出
力に識別クロックｉを得る。電圧制御発振器４３の出力
である識別クロックｉは分局器４４に入力され出力に判
別クロックｊを得、判別クロックｉは位相比較器４２に
入力される。このようにして伝送データに位相同期した
識別クロックｉと判別クロックｊを得る。シフトレジス
タ５に伝送データｈを入力して、識別クロックｉの立ち
上りのタイミングでサンプリングし順次シフトして出力
に並列コードＫ　−Ｋ　　を得る。並列コードに１．に
２はそれぞれ否定素子６１．６２を介して、並列コード
に３゜Ｋ４ともに論理積素子６３に入力すると出力にフ
レームパルスｌが得られる。また、並列コードに１は否
定素子７１を介して並列コードに２．に３゜Ｋ４ともに
論理積素子７２に入力すると出力に直列データｍが得ら
れる。直列データｍをシフトレジスタ８に入力すると判
別クロックｊの立ち下りのタイミングでサンプリングし
順次シフトして出力に直列・並列変換データθ。〜θ７
を得る。フレームパルスｇをラッチ６４に入力して判別
クロックｊの立ち下りのタイミングでサンプリングする
ト出カニフレームパルスｎをｉる。フレームパルスｎと
判別クロックｊを論理積素子９１に入力すると出力にホ
ールドパルスＰが得られる。シフトレジスタ８の出力θ
。〜θ７をラッテ９２に入力してホールドパルスＰの立
ち上シのタイミングで直列・並列変換データθ。〜θ７
を保持させて並列データＤ′１〜Ｉｙ７を再生する。

すなわち、伝送データｈを識別クロックｉでサンプリン
グした出力に１〜に４がそれぞれ論理”ｏ”。

”０”、”、”１°“である時にフレームパルスｌが検
出できる。また、Ｋ１−に４がそれぞれ論理”Ｏ”、”
１”、”１゛′、“１″である時に伝送データｈは論理
”１”であることが判別できる。

ここで、フレーム同期確立に要する最大時間ＴＣＣ東上
データ伝送速度５Ｃｂｔｔか〕、１ワードのビット数を
Ｎ（ｂｉｔ）とすと Ｔ工（４Ｎ−１＋　／４Ｓ　Ｃ渡〕　　　　　　　・・
・・・・（２）となる。

発明の効果 以上述べてきたように、本発明によればフレーム同期確
立に要する時間が大幅に短縮できる。例えば従来例の（
１）式において、一致カウンタの設定値Ｎ＝８．不一致
カウンタの設定値Ｎ２＝４．１ワードのビット数Ｎ＝８
とするとＴ’＝　２９５　／Ｓとなり、実施例の（に）
式において、１ワードのビット数Ｎ＝ｓとするとＴ−３
１／４８となシ、Ｔ’／Ｔ＃３８．１であり約１／３８
に同期確立の時間が短縮できる。

また、フレームパルスを検出したのちにホールドパルス
を発生するので、フレーム同期が確立されていないとき
は、フレーム同期がみだれる直前のデータが保持される
。ここで、フレームパルスは常に同論理で再生されるの
でフレームパルスを監視することにより同期確立状態か
否かを容易に判断できる。

【図面の簡単な説明】

第１図は本発−−実施例におけるデータ伝送装置の構成
を示すブロック図、第２図および第５図は同装置の送信
部、受信部の回路図、第３図および第４図は同装置の送
信部の動作を示すタイムチ信部、受信部の回路図、第９
図および第１０図は従来の送信部の動作を示すタイムチ
ャート、第１２図は従来の受信部の動作を示すタイムチ
ャートである。 Ａ、Ａ／・・−・・送信部、Ｂ・・・・・・伝送部、Ｃ
、Ｃ／、・−・・受信部、１，１′・・・・・・送信タ
イミング作成器、２・・・・・・並列・直列変換器、３
，３′・・川・変調回路、４゜４′・・・・・・クロッ
ク再生回路、５．ｓ、Ｅｌ・・・・・・直列・並列変換
器、６・・・・・・フレーム検出回路、７・・・・・・
データ検出回路、ｅ、９′・・・・・・ホールド回路、
１０・・・・・・受信タイミング作成器。 代理人の氏名　弁理士　中　尾　敏　男　はが１名２図

Claims (1)

【特許請求の範囲】
1. 内部に発振回路を備えクロックとサンプリングパルスと
   フレームパルスを発生する送信タイミング成作器と、複
   数のデータをサンプリングパルスにより時分割多重して
   直列データとする並列・直列変換器と、フレームパルス
   と直列データをクロックによって所定のパルスコードに
   して伝送データとする変調回路とを具備してなる送信部
   と、伝送部を介して送信部の変調回路に接続され、伝送
   データに位相同期した識別クロックと判別クロックを発
   生するクロック再生回路と、伝送データを識別クロック
   によりサンプリングし順次シフトして並列コードを発生
   する第１の直列・並列変換器と、並列コードからフレー
   ムパルスを抽出するフレーム検出器と、並列コードによ
   り直列データを抽出するデータ検出器と、直列データを
   判別クロックによりサンプリングし順次シフトする第２
   の直列・並列変換器と、第２の直列・並列変換器の出力
   をフレームパルスと判別クロックによりサンプリングし
   て並列データを再生するホールド回路とを具備してなる
   受信部とで構成されることを特徴とするデータ伝送装置
   。