JPS61501668A - 集積回路構成要素の電気的絶縁領域製造方法 - Google Patents
集積回路構成要素の電気的絶縁領域製造方法Info
- Publication number
- JPS61501668A JPS61501668A JP60501398A JP50139885A JPS61501668A JP S61501668 A JPS61501668 A JP S61501668A JP 60501398 A JP60501398 A JP 60501398A JP 50139885 A JP50139885 A JP 50139885A JP S61501668 A JPS61501668 A JP S61501668A
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- trench
- insulating
- substrate
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/763—Polycrystalline semiconductor regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
- H01L21/76235—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls trench shape altered by a local oxidation of silicon process step, e.g. trench corner rounding by LOCOS
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/082—Ion implantation FETs/COMs
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の名称
集積回路構成要素の電気的絶縁領域製造方法技術分野
本発明は、集積回路構成要素の電気的絶縁領域製造方法に関するものである。こ
の方法は導電性支持体上に形成された構成要素(トランジスタ、ダイオード等)
を互いに電気的に隔離ま几は絶縁する必要がおるマイクロエレクト7二りスの分
野に使用されることができるo Lxがって1本発明はとくにバイポーラま几は
MO8集積回路のごとき、基板としてシリコンを使用する集積回路に適用される
。
背景技術
このような集積回路において高集積度を得る要望は種々の構成要素間において特
殊な誘電絶縁方法の使用を必要ならしめる。
現在、誘電体を使用する絶縁方法の3つの主要グループが知られている。
第1のグループにおいて、構成要素間の絶縁は絶縁材料、一般には酸化ケイ素を
蒸着することにより得られる絶縁領域を作ることによって集積回路の表面におい
て行なわれる。この方法は蒸着され几酸化物の品質に鑑みて並の絶縁性能を有す
る0さらに、この方法は絶縁領域の配置において集積回路板上に高い段部の形成
に至り、それは高集積度を得るのに有害である。
さらに、ま友、絶縁領域の下方での寄生導体チャンネルの形成を阻止する几めに
、対応下方区域を局部的にドープすることが必要である。しかしながら、この絶
縁方法によって、ドーピングは自動的に位置決めされる方法でないように絶縁領
域を画成するのに使用されるマスクと同一マスクに工り行なわれることができな
い。したがって、ドーピングは基板としてシリコンを使用する集積回路の製造に
関連して事実上断念される。
IE2のグループにおいて、構成要素間の絶縁はマスクを介してシリコン基板の
局部酸化によって形成される酸化ケイ素によって得られる0基板の酸化の前に、
このマスクはま九ドーピングが酸化された区域の下方に寄生チャンネルを形成す
る可能性を除去するために行なわれる基板の領域を画成するのに使用されるoシ
’fF−がって、これは事実上自動的に位置決めされる方法である。
術語LOCO8(局部酸化)にエリ知られるこの方法または技術は現在基板とし
てシリコンを使用する集積回路における標準絶縁方法である。しかしながら、こ
の技術は4〜7μmの幅を有する絶縁領域の形成を必要とし、これは集積度をが
なり制限する0さらに、この絶縁方法の最近の変形において、1μmの深さを越
える絶縁を実施することのみが可能である0加えて、欠点を受ける高温熱酸化を
行なうことによりそのような深さを越える絶縁を得ることのみが可能であるO
第3のグループにおいて、構成要素間の絶縁は基板内に次いて絶縁材料で充填さ
れるトレンチを切り開くことにより得られる。この充填はトレンチの外側に蒸着
され次過剰材料を除去することにより結果として生じた集積回路の全面にわ次っ
で絶縁剤を蒸着することによって行なわれる。過剰絶縁材料は化学的またはプラ
ズマエツチングによるかま7?:は切り離しによって除去されることができる。
この絶縁方法はとくぼディープ拳トレンチ・アイソレーテッド・CMOBデバイ
ス」と題した、1982年のIgDM論文の第237ないし240頁に記載され
ている。
トレンチを使用する方法は、幅が1ミクロンを越えず、数iクロンのかなりの絶
縁深さの達成を可能くし九〇シかしながら、この方法は絶縁領の下方にかつトレ
ンチの縁部に寄生チャンネルを形成するという主九る問題を解決しない。
発明の開示
本発明は上述し友欠点の回避を可能にする集積回路構成要素の電気的絶縁領域製
造方法に関する。トレンチおよび局部酸化の形成に基礎を置いたこの方法は、対
応する方法の主要な利点を維持しながら、絶縁領域の下方およびトレンチの縁部
上の寄生チャンネルの形成の阻止を可能にする。
評言すれば、本発明は、製造されるべき絶縁領域の位置を画成するために基板上
にマスクを形成し、マスクされてない基板区域をドーピングし、前記基板区域を
熱酸化し、基板の酸化され九区域にかつ前記醸化された区域の下に位置決めされ
た基板区域にトレンチを形成し、該トレンチの縁部を熱酸化し、そしてマスクの
除去時前記トレンチを絶縁誘電体で充填する工程からなる、シリコン基板上に形
成され友集積回路の構成要素間の電気的絶縁の達成を可能にする絶縁領域の製造
方法に関する。
この方法において、絶縁剤で充填されるトレンチは深い絶縁の達成を可能にする
が、マスクされてない基板区域の局部熱酸化は、従来のLOCOa法におけるよ
5にシリコン基板の表面上の絶縁の達成を可能にする。該表面上のその絶縁は局
部酸化の自動位置決め(同一マスク)および基板のマスクされてない区域のドー
ピングによる。
絶縁材料がトレンチの外部に置かれる場合には、本発明によれば、これはとくに
エツチングに二って除去されねばならない。
本発明による方法の好適な実施例によれば、マスクされていない区域のドーピン
グはイオン注入によって行なわれる。
本発明による方法の他の好適な実施例によれば、トレンチは1例えば化学的気相
蒸着法を使用する蒸着によって充填される。
好都合には、絶縁誘電体は酸化ケイ素または多結晶シリコンである。
図面の簡単な説明
本発明は限定されない実施例お工び添付図面に関連して以下に詳細に説明される
。
第1図ないし第5図に本発明による方法の種々の工程を縦断面図で略示する。
発明を実施する次めの最良の形態
図面を簡単化するために、1つの絶縁領域のみが示されてbる。
第1図を参照すると、本発明による方法の第1の工程は2例えば配向100およ
び20〜40Ω・はの閣の導電率のP型多結晶シリコン基板2上に、2000
Aの厚さのチツ化ケイ素(81,N、)からなるマスク4を製造することからな
る。このマスク4は形成されるべき絶縁領域の位置の画成を可能にする。すなわ
ち、マスク4i;t、絶縁領域が配置される位置を除いて、基板の全表面のマス
クを可能にする。
本方法の次の工程は絶縁領域が設けられる点におけるマスク4を介しての基板2
のドーピングを生ずることからなる。基板2のドーピングし九区域には符号6が
付しである。ドーピングは例えば5oxevのエネルギおよび10 原子/r4
の用量でホウ素イオンを使用する矢印で示されるようなイオン注入によって行な
われることができる。このドーピングは製造されるべき絶縁領域と同じに形成す
る寄生チャンネルの可能性の除去を可能とする。
このドーピングに続いて、基板の局部熱酸化、すなわちマスク4を介してドーピ
ングされ九基板区域6の酸化が行なわれる。この酸化は1時間1000℃でかつ
5000Aの厚さを越えて行なわれることができる。第2図に示すごとく、それ
は符号8のごとく酸化ケイ素から形成され几絶縁区域の形成、ならびにこれら絶
縁区域8の下方のドーピングの再分布を許容する。ドーピングの再分布は集積回
路構成要素の表面絶縁の保証を可能にする0本方法の次の工程は、第3図に示さ
れる方法において基板の酸化され九区域8に、ならびにこの酸化された区域の下
に位置決めされた基板区域にトレンチ10を形成することからなる。約1ミクロ
ンの厚さお工び深さを有するこれらのトレンチ10は、例えばプラズマによって
マスク4を介して酸化され九区域8および下方にある基板をエツチングすること
によって得られることができる。
このエツチングはとくに四塩化炭素(CCZ、)および酸素の混合物により行な
われることができる。
エツチングに続いて、トレンチ10の縁部に、例えば1時間950℃の温度にお
いて熱的に酸化される。
この酸化は、第4図に示されるように、厚さ1000人を有する酸化膜12の達
成を可能にする。これに、例えばドープされてない多結晶シリコンま之は酸化ケ
イ素のごとき絶縁誘電体14によるトレンチ10の充填が続く。
このトレンチの充填は蒸着によってかつとくに約600℃の温度において化学的
気相蒸着によって行なわれることができる。絶縁材料で充填されたトレンチ10
ri集積回路の種々の構成要素間の良好な深さ方向および横方向の絶縁の達成を
可能にする0
次いで、第5図(示すごとく、トレンチの外側の過剰絶縁材料は、例えばいわゆ
る平面化(プレーナリゼーション)法によって除去される。
この方法は、フォトリソグラフィにおいて使用されると同様な樹脂層を絶縁材料
14上に蒸着しかつ例えば励起電力100Wで三フッ化炭素(CHF3)と10
容量チの酸素の混合物を使用する反応エツチングに工り絶縁材料および樹脂をエ
ツチングすることからなる。チツ化ケイ素を友は酸化ケイ素マスク4は次いで例
えば化学エツチングにより除去される。マスクが813N、から作られるとき該
マスクはとくにリン酸(H3PO,)によって熱間でエツチングされることがで
きる。
本方法の種々の酸化およびドーピング工程を実施する几めの同一マスク4の使用
は絶縁領域18の自動位置決めおよび基板のドープされた区域6を許容する。こ
の自動位置決めに絶縁領域の寸法の制限を可能にし、これは高集積度を有する集
積回路の場合に非常に重要である。
集積回路の種々の構成要素の電気的絶縁を可能にする絶縁領域18ri、)レン
チ100縁部に形成され次薄い酸化膜12お工び前記トレンチを充填する絶縁材
料14をエツチング後、基板の酸化され九区域8の残部によって構成される。
本発明による方法に1ミクロンを越えない横方向寸法を有するが数ミクロンの深
さを有する絶縁領域18の達成を可能にする。
国際調査餠失
At’JNEX Toフ’i INTERNATIONAL 5EARCF!
REPORT ON
Claims (1)
- 【特許請求の範囲】 1.シリコン基板上に形成される集積回路の構成要素間の電気的絶縁の達成を可 能にする絶縁領域製造方法において、製造さ九るべき絶縁領域の位置を画成する ために基板上にマスクを形成し、マスクされてない基板区域をドーピングし、前 記基板区域を熱酸化し、前記基板の酸化された区域にかつ前記酸化された区域の 下に位置決めされた基板区域にトレンチを形成し、該トレンチの縁部を熱酸化し 、そしてマスクの除去時前記トレンチを絶縁誘電体で充填する工程からなること を特徴とする集積回路構成要素の電気絶縁領域製造方法。 2前記トレンチの下の過剰絶縁材料は除去されることを特徴とする請求の範囲第 1項に記載の集積回路構成要素の電気絶縁領域製造方法。 3.前記ドーピングはイオン注入によつて行なわれることを特徴とする請求の範 囲第1項および第2項のいずれか1項に記載の集積回路構成要素の電気的絶縁製 造方法。 4.前記トレンチは蒸着によつて充填されることを特徴とする請求の範囲第1項 ないし第3項のいずれか1項に記載の集積回路構成要素の電気的絶縁製造方法。 5.前記絶縁誘電体は酸化ケイ素または多結晶シリコンであることを特徴とする 請求の範囲第1項ないし第4項のいずれか1項に記載の集積回路構成要素の電気 的絶縁製造方法。 6.前記トレンチはエツチングにより製造される請求の範囲第1項ないし第5項 のいずれか1項に記載の集積回路構成要素の電気的絶縁製造方法。 7.前記過剰絶縁誘電体はエツチングにより除去されることを特徴とする請求の 範囲第2項に記載の集積回路構成要素の電気的絶縁製造方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR84/05051 | 1984-03-30 | ||
FR8405051A FR2562326B1 (fr) | 1984-03-30 | 1984-03-30 | Procede de fabrication de zones d'isolation electrique des composants d'un circuit integre |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61501668A true JPS61501668A (ja) | 1986-08-07 |
Family
ID=9302664
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60501398A Pending JPS61501668A (ja) | 1984-03-30 | 1985-03-29 | 集積回路構成要素の電気的絶縁領域製造方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US4679304A (ja) |
EP (1) | EP0159931B1 (ja) |
JP (1) | JPS61501668A (ja) |
DE (1) | DE3564889D1 (ja) |
FR (1) | FR2562326B1 (ja) |
WO (1) | WO1985004516A1 (ja) |
Families Citing this family (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS639948A (ja) * | 1986-06-30 | 1988-01-16 | Nec Corp | 半導体装置 |
JPH01125935A (ja) * | 1987-11-11 | 1989-05-18 | Seiko Instr & Electron Ltd | 半導体装置の製造方法 |
US4994407A (en) * | 1988-09-20 | 1991-02-19 | Rockwell International Corporation | Radiation hardened field oxides for NMOS and CMOS-bulk and process for forming |
US4942137A (en) * | 1989-08-14 | 1990-07-17 | Motorola, Inc. | Self-aligned trench with selective trench fill |
US5051795A (en) * | 1989-11-21 | 1991-09-24 | Texas Instruments Incorporated | EEPROM with trench-isolated bitlines |
KR970000533B1 (ko) * | 1990-12-20 | 1997-01-13 | 후지쓰 가부시끼가이샤 | Eprom 및 그 제조방법 |
US5350941A (en) * | 1992-09-23 | 1994-09-27 | Texas Instruments Incorporated | Trench isolation structure having a trench formed in a LOCOS structure and a channel stop region on the sidewalls of the trench |
US5433794A (en) * | 1992-12-10 | 1995-07-18 | Micron Technology, Inc. | Spacers used to form isolation trenches with improved corners |
JPH07326659A (ja) | 1994-06-02 | 1995-12-12 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
US5872044A (en) * | 1994-06-15 | 1999-02-16 | Harris Corporation | Late process method for trench isolation |
US5665633A (en) * | 1995-04-06 | 1997-09-09 | Motorola, Inc. | Process for forming a semiconductor device having field isolation |
US5920108A (en) * | 1995-06-05 | 1999-07-06 | Harris Corporation | Late process method and apparatus for trench isolation |
KR100401529B1 (ko) * | 1996-06-03 | 2003-12-31 | 주식회사 하이닉스반도체 | 반도체소자의필드산화막형성방법 |
US6091129A (en) * | 1996-06-19 | 2000-07-18 | Cypress Semiconductor Corporation | Self-aligned trench isolated structure |
US5920787A (en) * | 1997-01-16 | 1999-07-06 | Vlsi Technology, Inc. | Soft edge induced local oxidation of silicon |
US5930647A (en) * | 1997-02-27 | 1999-07-27 | Micron Technology, Inc. | Methods of forming field oxide and active area regions on a semiconductive substrate |
US6140156A (en) * | 1999-07-13 | 2000-10-31 | United Microelectronics Corp. | Fabrication method of isolation structure photodiode |
JP2001230390A (ja) * | 2000-02-17 | 2001-08-24 | Mitsubishi Electric Corp | 半導体不揮発性記憶装置およびその製造法 |
JP2002134634A (ja) * | 2000-10-25 | 2002-05-10 | Nec Corp | 半導体装置及びその製造方法 |
US6902867B2 (en) * | 2002-10-02 | 2005-06-07 | Lexmark International, Inc. | Ink jet printheads and methods therefor |
US7687370B2 (en) * | 2006-01-27 | 2010-03-30 | Freescale Semiconductor, Inc. | Method of forming a semiconductor isolation trench |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3853633A (en) * | 1972-12-04 | 1974-12-10 | Motorola Inc | Method of making a semi planar insulated gate field-effect transistor device with implanted field |
US4506435A (en) * | 1981-07-27 | 1985-03-26 | International Business Machines Corporation | Method for forming recessed isolated regions |
US4454647A (en) * | 1981-08-27 | 1984-06-19 | International Business Machines Corporation | Isolation for high density integrated circuits |
JPS58132946A (ja) * | 1982-02-03 | 1983-08-08 | Toshiba Corp | 半導体装置の製造方法 |
US4502913A (en) * | 1982-06-30 | 1985-03-05 | International Business Machines Corporation | Total dielectric isolation for integrated circuits |
JPS59124141A (ja) * | 1982-12-28 | 1984-07-18 | Toshiba Corp | 半導体装置の製造方法 |
US4477310A (en) * | 1983-08-12 | 1984-10-16 | Tektronix, Inc. | Process for manufacturing MOS integrated circuit with improved method of forming refractory metal silicide areas |
US4584763A (en) * | 1983-12-15 | 1986-04-29 | International Business Machines Corporation | One mask technique for substrate contacting in integrated circuits involving deep dielectric isolation |
-
1984
- 1984-03-30 FR FR8405051A patent/FR2562326B1/fr not_active Expired
-
1985
- 1985-03-29 DE DE8585400627T patent/DE3564889D1/de not_active Expired
- 1985-03-29 WO PCT/FR1985/000066 patent/WO1985004516A1/fr unknown
- 1985-03-29 JP JP60501398A patent/JPS61501668A/ja active Pending
- 1985-03-29 US US06/800,617 patent/US4679304A/en not_active Expired - Fee Related
- 1985-03-29 EP EP85400627A patent/EP0159931B1/fr not_active Expired
Also Published As
Publication number | Publication date |
---|---|
FR2562326B1 (fr) | 1987-01-23 |
FR2562326A1 (fr) | 1985-10-04 |
WO1985004516A1 (fr) | 1985-10-10 |
US4679304A (en) | 1987-07-14 |
EP0159931B1 (fr) | 1988-09-07 |
DE3564889D1 (en) | 1988-10-13 |
EP0159931A1 (fr) | 1985-10-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS61501668A (ja) | 集積回路構成要素の電気的絶縁領域製造方法 | |
US4546538A (en) | Method of manufacturing semiconductor integrated circuit devices having dielectric isolation regions | |
US4502913A (en) | Total dielectric isolation for integrated circuits | |
US4139442A (en) | Reactive ion etching method for producing deep dielectric isolation in silicon | |
JPS6072268A (ja) | バイポ−ラ・トランジスタ構造の製造方法 | |
JPS5880861A (ja) | 基板接点の形成方法 | |
JPS6119145A (ja) | 半導体装置の製造方法 | |
JPS59106150A (ja) | 集積回路及びその製造方法 | |
JPH0362024B2 (ja) | ||
JPH0322053B2 (ja) | ||
JPS63258021A (ja) | 接続孔の形成方法 | |
US4661832A (en) | Total dielectric isolation for integrated circuits | |
KR100696884B1 (ko) | 마이크로 전자 또는 기계적인 구조의 트렌치에서 새도우마스크의 제조 방법 | |
JPH0521338B2 (ja) | ||
JP3462174B2 (ja) | シリコン基板内にトレンチ構造部を形成するための方法 | |
JPH01501986A (ja) | Cmos集積回路における電気的絶縁領域の製造方法 | |
EP0144762A1 (en) | Methods for forming closely spaced openings and for making contacts to semiconductor device surfaces | |
JPH0427702B2 (ja) | ||
KR880000975B1 (ko) | 반도체 장치의 기판구조 및 그 제조방법 | |
JPH05849B2 (ja) | ||
US6040233A (en) | Method of making a shallow trench isolation with thin nitride as gate dielectric | |
JPS6010718A (ja) | 半導体装置の製造方法 | |
JPS62190847A (ja) | 半導体装置の製造方法 | |
JPS6347335B2 (ja) | ||
JP3552913B2 (ja) | 半導体素子の素子分離方法 |