JPS61121149A - 初期設定装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明はデータ処理システム、特に中央処理装置を複数
の記憶装置および（または）Ｉ１０装置に接続する共通
システムハスを有するデータ処理システムに係る。

Ｂ、開示の概要 複数のコントローラが、中央プロセッサに順次接続され
た共通バスに接続され、コントローラの各々は、中央プ
ロセッサと少なくとも１つの記憶装置または入出力装置
との間のインタフェースとしてそれぞれ作用する。コン
トローラがアドレスを識別するため、中央プロセッサか
ら送られたアドレスは、転送中のアドレスの宛先のコン
トローラを示す識別子セグメントを含み、コントローラ
はプログラマブルな比較手段によりアドレス内の識別子
セグメントと、コントローラを示す記憶されたコントロ
ーラ識別子とを比較する。比較手段はプログラマブルで
あるから、コントローラ識別子は、システムがターンオ
ンされる毎にセットアツプされるので、本発明はこのよ
うなターンオンの手段、すなわち記憶装置の１つに書込
まれた読取専用初期設定プログラムを含む初期設定手段
を提供する。この記憶装置とインタフェースするコント
ローラがマスタコントローラになる。

マスタコントローラは、初期設定中にのみ選択的に活動
状態にされ、識別子セグメントと無関係にすべてのアド
レスを受入れる装置を有する。その他のコントローラは
、初期設定中にのみ選択的に活動状態にされ、それらの
コントローラの比較手段を使用禁止して、初期設定中に
アドレスを受入れないようにする装置を有する。換言す
れば。

マスタコントローラ内の比較手段は初期設定中は完全に
バイパスされるので、読取専用初期設定プログラムはマ
スタコントローラを介してのみアクセスされる。

Ｃ６従来の技術 今日のマイクロプロセッサ技術を含むデータ処理技術で
は、一般に、共通データバスにより中央プロセッサと複
数の記憶装置および（または）ディスク、ディスプレイ
またはプリンタのような入出力装置とを接続する方法が
用いられる。中央プロセッサは、共通バスに接続された
複数のコントローラにより、共通バスを介してこれらの
１／○装置または記憶装置と通信し、各コントローラは
、中央プロセッサと少なくとも１つの記憶装置またはＩ
１０装置との間をインタフェースする。コントローラの
すべてが共通バスをアクセスするので、中央プロセッサ
から送られたアドレスは、そのアドレスの宛先の特定の
コントローラを示す識別子を有する。コントローラは、
アドレス内の識別子と、コントローラに記憶されている
コントローラ識別子とを比較する比較器を有し、識別子
が一致した場合にアドレスが特定のコントローラに受入
れられる。

Ｄ０発明が解決しようとする問題点 従来の比較器では、特定の識別子はハードワイヤ結合さ
れているので、特定のコントローラに関した識別子は変
更できない。公知のプログラマブルな比較器は、コント
ローラで識別子を変更するのに使用され、かなりの柔軟
性をユーザに与えるが、このようなシステムでは、電源
をターンオンした後にシステムを作動させる際の初期設
定段階にかなり問題がある。従来の初期設定では、中央
プロセッサ（ＣＰＵ）は初期設定プログラム（通常は記
憶装置に書込まれた読取専用プログラム）をアクセスし
、アクセスされたプログラムを実行する。このような初
期設定プログラムは、従来の装置では記憶装置の１つに
書込まれ、電源オンの後、ＣＰＵは、あらかじめコント
ローラにハードワイヤ接続されている適切なコントロー
ラ識別子に一致した識別子セグメントを含むアドレスを
送ることにより、そのコントローラを介して適切な記憶
装置をアクセスする。しかしながら、プログラマブルな
比較器を用いた装置では、システムの初期設定中に、識
別子を適切なコントローラにロードしなければならない
が、識別子を関連したコントローラにハードワイヤ接続
することはできないので、初期設定プログラムのアクセ
スに問題がある。

従って１本発明の目的は、書込まれている初期設定プロ
グラムを１選択されたコントローラによりアクセスする
初期設定装置を提供することである。

Ｅ０問題点を解決するための手段 本発明は、中央プロセッサ、中央プロセッサに接続され
た共通バス、および共通バスに接続された複数のコント
ローラを有し、各コントローラが中央プロセッサと記憶
装置および（または）入出力装置との間をそれぞれイン
タフェースするデータ処理システムにおいて、中央プロ
セッサ内の、共通パスに送られたアドレスにアドレス送
付先のコントローラを示す識別子セグメントを包含する
手段、コントローラ内の、識別子セグメントを、記憶し
ているコントローラ識別子と比較するプログラマブルな
比較手段、ならびに記憶装置の１つに書込まれた読取専
用初期設定プログラムを含む初期設定装置から構成され
る。この記憶装置とインタフェースするコントローラは
マスタコントローラになる。このマスタコントローラは
、初期設定中のみ活動状態にされる手段を含む。これら
の手段は識別子セグメントと無関係に、すべてのアドレ
スを受入れる。換言すれば、どのアドレスの識別子セグ
メントもバイパスすなわち無視される。

更に、他のコントローラの各々は、初期設定中に選択的
に活動状態にされ、プログラマブルな比較手段を使用禁
止し、初期設定中にアドレスを受入れないようにする手
段を含む。従って、初期設定中、すへてのアドレスは、
それらの識別子セグメントとは無関係に、マスタコント
ローラを介して送られるので、前記各コントローラで、
プログラマブルな比較手段に使用できるコントローラ識
別子がない間、マスタコントローラを除くすべてのコン
トローラが一時的に使用禁止されるので、マスタコント
ローラはすべてのアドレスをパスし。

マスタコントローラに関連した記憶装置に書込まれてい
る初期設定プログラムを容易にアクセスできるようにす
る。

更に本発明では、プロセッサは、このプロセッサがアク
セス可能な記憶ロケーションの記憶アドレスの範囲を表
わすアドレス空間を含むアドレス指定手段、ならびに現
にアクセスされている記憶ロケーションのアドレスを指
すポインタ手段を有する。アドレス空間は、同じ大きさ
の複数の反復的なアドレス下位空間に再分割され、各下
位空間のすべてのアドレスはそれぞれ共通識別子セグメ
ントを有する。各下位空間のアドレスの範囲は、識別子
セグメントを除き、他のあらゆる下位空間のアドレスの
範囲と同じである。従って、初期設定中、マスタコント
ローラは、各下位空間の同じ位置を占めるいくつかのア
ドレスの各々に応じて記憶装置の同じロケーションをア
クセスする。このような構成により、装置電源接続中、
プロセッサのポインタは、記憶されている初期設定プロ
グラムをアクセスする所定のアドレスを指し、たとえこ
の所定のアドレスが、アクセスされている実際の記憶ア
ドレスのものとは異なる識別子セグメントを持っていて
も初期設定手段を活動状態にする。なぜなら、前述の装
置により、初期設定中、すべての識別子セグメントは無
視され、アドレスは、初期設定プログラムが書込まれて
いる記憶装置に関連したマスタコントローラによってし
かパスされないからである。しかしながら、本発明の動
作を有効にするために、初期設定手段が非活動状態にな
る前に、プロセッサのポインタは、アクセスされている
記憶ロケーションのアドレスの識別子セグメントに対応
する識別子を有するアドレスを指していることが望まし
い。換言すれば、ポインタは、初期設定プログラムを記
憶している記憶装置の識別子に対応する識別子を有する
下位空間にあるアドレスを指していなければならない。

Ｆ。実施例 第１図に５本発明を実行するのに用いる装置の概要図が
示されている。中央処理装置（ＣＰ　Ｕ）１ｏは、共通
バス１１を介して、装置１２および１３のような記憶装
置または工／○装置１４のようなＩ１０装置と通信し、
更に、アドレスバス１５．１６および１７を介して、そ
れぞれのコントローラ（記憶制御装置）１８．１９およ
び２０とそれぞれ通信する。特定の記憶装置またはＩ１
０装置をアドレス指定することになっている通常の動作
中、記憶装置またはＩ１０装置のアドレスは、アドレス
バス１５．１６および１７のすへての送られる。アドレ
スの識別子セグメン１−は、これらのコントローラの比
較器（ＣＯＭＰＡＲＥ）２１．２２および２３にそれぞ
れ送られる。それぞれの比較器は、この識別子セグメン
トと、それぞれのコントローラＩＥＬ１９および２０に
独得な、コントローラ識別子レジスタ２４．２５および
２６にぞれぞれ書込まれているコントローラ識別子とを
比較する。これらのコントローラ識別子レジスタはプロ
グラマブルである、すなわち識別子は、希望により変更
することができる。識別子が一致した場合、コントロー
ラは次のように動作する。

出力が線２７．２８または２９の１つに生じる。

線２７．２８および２９はＡＮＤゲート３０．３１およ
び３２の１つの入力に接続している。これらのＡＮＤゲ
ートのもう１つの入力は、後述するように、初期設定期
間中にあらかじめ加えられている。従って、識別子が一
致したコントローラがある場合だけ、線３３．３４また
は３５の１つに出力が生じる。コントローラ１８および
１９の場合、それぞれ線３３または３４からＯＲゲート
３６または３７への入力により、それぞれ記憶装置１２
または１３への有効アドレスを示す出力が線３８または
３９に生じる。コントローラ２０の場合、前述の線３５
の出力は有効アドレスを示す。

それぞれの装［１２，１３または１４への線３８゜３９
または３５のどれかに有効アドレスが示された場合、既
にバス４０．４１および４２を介して装置に供給されて
いるアドレスは、装置１２，１３または１４のどれかに
より、特定の装置における記憶ロケーションまたはＩ１
０機能のいずれかへの適切なアドレスとして受入れられ
る。次いで、アドレスに続くデータまたはコマンドは、
ＣＰＵ１０からデータバス４３．４４または４５を介し
て直接、装置に送られる。

以上が通常の動作である。次に、電源接続後の初期設定
期間中の生じる動作について、その手順を第１図のハー
ドウェアおよび第２図に関連して説明する。電源がター
ンオンされると、ＦＯＲ（パワーオンリセット）のリセ
ットパルスが生じて線４８に送られ、ラッチ４９．５０
および５１をリセットする。それにより、ＡＮＤゲート
３０．３１および３２は使用禁止され、すへてのアドレ
スの比較器２１．２２および２３を使用禁止する（第２
図のステップ１０５、および１１０）。次に、マスタコ
ントローラの比較器がセットされ。

識別子セグメントとは無関係にすべてのアドレスを受入
れる（ステップ１２ｏ）。説明の都合上、初期設定プロ
グラムが記憶袋［１３の記憶ロケーション４６に書込ま
れているものとし、従ってコントローラ１９がマスタコ
ントローラ、比較器２２がマスク比較器であると仮定す
ると、マスタコントローラ１９のＡＮＤゲート５４の入
力５２には選択された（高い）信号レベルが印加される
が、コントローラ１８のＡＮＤゲート６０の入力５３は
低いレベルのままである。ＡＮＤゲート５４のもう１つ
の入力５５には、既に、線４８の最初のＦＯＲパルスが
線Ｓ６を介して印加され、高いレベルになっているので
、ＡＮＤゲート５４から出力が生じてラッチ５７をセッ
トする。ラッチ５７の出力は線５８からＯＲゲート３７
に入力する。

従って、記憶装置１３への有効アドレスを示す出力が線
３９に生じる。このように、初期設定期間中、線３９は
ＯＲゲート３７により高いレベルに維持されるので、比
較器２２はＯＲゲート３７により完全にバイパスされ、
すべてのアドレスは。

識別子セグメントとは無関係に、バス４１を介して記憶
装置１３に送られる。従って、ＣＰＵｌ０は、記憶ロケ
ーション４６に＠：込まれている初期設定プログラムを
、データバス４４を介してアクセスし、取込むことがで
きる。前述のように、コントローラ１８のＡＮＤゲート
６ｏの入力５３は低いレベルのままであるから、ラッチ
６１はセットされないので、線６２にパルスは生じない
。従って、ＯＲゲート３６から出力が生じないので、線
３８は低いレベルのままである。それゆえ、コントロー
ラ１８の比較器２１は事実上使用禁止される。システム
がこのような初期設定状態に留まっている限り、ＣＰＵ
ｌ０からのすべてのアドレスは、前述のように、コント
ローラ１９により記憶装置１３に送られる。

次いで、ステップ１３０で、プロセッサは初期設定プロ
グラムの実行を開始する。ステップ１４０で、プロセッ
サは、そのアドレス空間におけるロケーション０を読取
り、続いてステップ１５０で、そのロケーションを、記
憶装置１３がら取出す初期設定プログラムを開始するポ
インタとして使用し、ステップ１６０で、初期設定プロ
グラムを実行する。ステップ１４０〜１６０の動作につ
いては後に第３図に関連して詳細に説明する。初期設定
プログラムのある段階で、ＣＰＵｌ０は、記憶装置１３
を制御するマスタコントローラとして動作しているコン
トローラ１９の識別子を、記憶装置１３から取出し、（
マスク）コントローラ識別子レジスタ２５に書込む（第
２図のステップ１７０）。この識別子が線７０から書込
まれると、リセットパルスが線７１からラッチ５７に印
加されるとともに、セットパルスが同じく線７１からラ
ッチ５０に印加され、コントローラ１９のマスタモード
の動作を終了する。その結果、ラッチ５７から線５８に
出力が生じないので、ＯＲゲート３７はオフになり、同
時に、ラッチ５０からの出力がＡＮＤゲート３２に印加
される。従って、この時点から後の比較動作で、比較器
２２から線２８に生じた出力により、ＡＮＤゲート３１
に出力を生じる。マスタモードの動作は第２図のステッ
プ１８０で終了する。

次いで、初期設定プログラムは、ステップ１９０で前述
の様に、他の装置の識別子をコントローラ１８および２
０のコントローラ識別子レジスタ２４および２６に書込
み、コントローラ１８および２ｏのＡＮＤゲート３０お
よび３２を使用可能にする。従って、コントローラ１８
または２０は、それぞれの比較器２１または２３で識別
子が一致した場合、アドレスをパスすることができる。

第３図には、本発明の良好な実施例における中央プロセ
ッサのアドレス空間と記憶装置内のロケーションの関係
を示す。説明の都合上、前述の様に、初期設定プログラ
ムは第１図の記憶装置１３の記憶ロケーション４６に書
込まれているものと仮定する。第３図に示すアドレス空
間８０は、ＣＰＵのアドレス空間の配列を示し、アドレ
スＭ１０〜Ｍ（ｎ　、ａ）のアドレス空間が−続きの下
位空間Ｍ１、Ｍ２・・・・Ｍ４・・・・Ｍｎ・・・・Ｍ
（。＋３）に分割されている。各々のアドレス空間は同
じアドレス順序。

すなわち０〜７を有する。各アドレスは、識別子。

例えばＭ工またはＭ２またはＭｎ、ならびに実際のアド
レス（本説明では便宜上、０〜７）の２つの部分から構
成される。重要な点は、下位アドレスセクションの各々
におけるアドレスパターンが同じで、例えば０〜７であ
るということがある。従って、識別子セグメント、例え
ばＭ２またはＭｎが除去、廃棄またはバイパスされた場
合、下位空間の各々におけるＯ〜７のアドレスパターン
が一致する。

各々のアドレス下位空間におけるアドレスは通常のアド
レス指定動作中、記憶装置に同等の記憶ロケーションを
有する。例えば、アドレス空間８１は同等の記憶ロケー
ション８２を有する。同様に、アドレス空間８３．８５
および８７は、それぞれの同等の記憶ロケーション８４
．８６および８８を有する。しかしながら、初期設定期
間中に、前述のようにアドレスの識別子セグメントが無
視または廃棄され、アドレスの残りの部分しか使用され
ない場合、すへての下位空間８１．８３．８Ｓおよび８
７のアドレスは１つの記憶ロケーション８６をアクセス
する。換言すれば、この初期設定期間中、それぞれの下
位空間の位置７にあるアドレス９１．９２．９３および
９４のすべては。

記憶ロケーションＭ４（記憶ロケーション８６）にある
位置７の記憶ロケーション９５をアクセスする。これは
、初期設定中、ＣＰＵが記憶ロケーションＭ４に書込ま
れている初期設定プログラムをアクセスするのにかなり
有利である。初期設定プログラムの最初のステップが記
憶位置９６（記憶ロケーションＭ４の位置０）にある場
合、アドレス空間における同等のアドレス、すなわＭ２
Ｏ（アドレス９７）からアドレス指定を開始しなくても
よい。むしろ、ＣＰＵのアドレスポインタ９８は、ＣＰ
Ｕアドレス空間行９９の最初すなわち０アドレス（Ｍ　
ｘ　ｏアドレス）を指すことがある。

このような配列の利点は、ＣＰＵがそのアドレス指定を
、ｃｐｕ動作で容易にアクセスできろ位置Ｏすなわちホ
ームポジションで開始できることである。初期設定プロ
グラムは、このＣＰＵのＯ位置すなわちホームポジショ
ンと同等の記憶ロケ−ジョンに書込まなくてもよく、任
意の好都合な記憶ロケーションに書込むことができる。

次に、記憶ロケーション９６のアドレスがＣＰＴＪに戻
され、動作を生じることがある。この場合、ＣＰＵから
は、ある記憶ロケーションをアドレス位置１００と同等
のもののようにアクセスしているように見られるが、実
際には、識別子セグメントが廃棄されているので、Ｍ４
における記憶ロケーション、例えば記憶ロケーション１
０１しかアクセスしない。初期設定プログラム中、第３
図に示すような配列は、システムがマスタモードの動作
を終了する時点まで継続さ・れる。重要なことは、シス
テムがマスタモードの動作を完了し−た時点、すなわち
、識別子が線７０（第１図）からコントローラ識別子レ
ジスタ２５に書込まれ、マスタモードの動作を終了した
時点まで、アドレスポインタ９８が指したアドレス空間
のアドレスは、記憶ロケーションの全アドレスに対応し
なければならないという点である。換言すれば、初期設
定プログラムが書込まれている記憶ロケーションが前述
のように記憶ロケーションＭ４の場合、マスタモードが
終了する時点になるまでに、アドレスポインタ９ｇはＭ
２ＯとＭ、７の間のロケーションを指していなければな
らない。

Ｇ。発明の効果 本発明により、記憶装置に書込まれている初期設定プロ
グラムを、特定の選択されたコントローラからアクセス
することができる。

【図面の簡単な説明】

第１図は本発明を実行するのに用いる装置を示すブロッ
ク図、 第２図は本発明の実施にかかわる一般的な手順を示す流
れ図。 第３図は中央プロセッサのアドレス空間の配列と、アド
レス空間のアドレスによりアクセスされた実際の記憶ロ
ケーションの配列との関係を示す図である。 １０・・・・ＣＰＵ、１１・・・・共通バス、１２．１
３・・・・記憶装置、１４・・・・Ｉ１０装置、１５，
１６．１７・・・・アドレスバス、１８．１９．２０・
・・・コントローラ、２１．２２．２３・・・・比較器
。 ２４．２５．２６・・・・コントローラ識別子レジスタ
、３０．３１．３２・−・ＡＮＤゲート、３６゜３７−
−−−ＯＲゲート、４０．４１．４２−−−−バス。 ４３．４４．４５・・・・データバス、４６・・・・記
憶ロケーション、４９．５０．５１・・・・ラッチ、５
４・・・ＡＮＤゲート、５７・・・・ラッチ、６０・・
・・ＡＮＤゲート、６１・・・・ラッチ。 出願人　　インターナショナル−ビジネス・マシーンズ
・コーポレーション

Claims (1)

1. 【特許請求の範囲】 中央プロセッサと、 前記中央プロセッサに接続された共通データバスと、 前記共通バスに接続され、前記中央プロセッサと少なく
   とも１つの記憶装置または入出力装置との間をそれぞれ
   インタフェースする複数のコントローラと、 前記中央プロセッサ内の前記共通バスに送られたアドレ
   スにアドレス送付先のそれぞれのコントローラを示す識
   別子セグメントを包含する手段と、前記識別子セグメン
   トを、前記コントローラを表わす記憶されたコントロー
   ラ識別子と比較するプログラマブルな比較手段と を含むデータ処理システムにおいて、 前記記憶装置の１つに書込まれた読取専用初期設定プロ
   グラムと、 前記初期設定プログラムが書込まれている１つの記憶装
   置と前記中央プロセッサの間をインタフェースする前記
   コントローラの１つをマスタコントローラとする手段と
   、 初期設定中に前記マスタコントローラを選択的に活動状
   態にし、すべてのアドレスを前記識別子セグメントと無
   関係に受入れさせる手段と、初期設定中に前記他のコン
   トローラの各々を選択的に活動状態にし、それぞれの前
   記プログラマブルな比較手段を使用禁止してアドレスを
   受入れさせない手段と を含むことを特徴とする初期設定装置。