JP2000259507A - デバイスリセット方法とその回路 - Google Patents
デバイスリセット方法とその回路Info
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- JP2000259507A JP2000259507A JP11063161A JP6316199A JP2000259507A JP 2000259507 A JP2000259507 A JP 2000259507A JP 11063161 A JP11063161 A JP 11063161A JP 6316199 A JP6316199 A JP 6316199A JP 2000259507 A JP2000259507 A JP 2000259507A
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- Japan
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- reset
- bus
- reset signal
- generation circuit
- control device
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- Pending
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- Debugging And Monitoring (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】
【課題】 Ｉ／Ｏデバイスの制御装置におけるＩ／Ｏデ
バイスのバスサイクルの異常終了時における当該デバイ
スの選択的リセット方法とその回路の提供。 【解決手段】 特定のデバイスを選出して動作を制御す
るとき、同時にバスブリッジ部３が特定デバイスのタイ
ムアウトデバイス特定部２０を動作させ（ステップ４
１）、アクセスアドレス信号２６のアドレスと、デバイ
スアドレスレジスタ２２からのアドレスを比較器２３で
比較し（ステップ４２）、当該デバイスが不動作等でタ
イムアウトしてバスサイクルが異常終了すると（ステッ
プ４３）、エラーストローブ信号２７がバスブリッジ部
３内部のバス制御回路で生成されて出力され（ステップ
４４）、エラーストローブ信号と比較器２３から出力さ
れた当該デバイスの確認信号との論理積がリセット信号
送出部３１を起動しリセット信号を当該デバイスに送出
し、リセットする（ステップ４５）。
バイスのバスサイクルの異常終了時における当該デバイ
スの選択的リセット方法とその回路の提供。 【解決手段】 特定のデバイスを選出して動作を制御す
るとき、同時にバスブリッジ部３が特定デバイスのタイ
ムアウトデバイス特定部２０を動作させ（ステップ４
１）、アクセスアドレス信号２６のアドレスと、デバイ
スアドレスレジスタ２２からのアドレスを比較器２３で
比較し（ステップ４２）、当該デバイスが不動作等でタ
イムアウトしてバスサイクルが異常終了すると（ステッ
プ４３）、エラーストローブ信号２７がバスブリッジ部
３内部のバス制御回路で生成されて出力され（ステップ
４４）、エラーストローブ信号と比較器２３から出力さ
れた当該デバイスの確認信号との論理積がリセット信号
送出部３１を起動しリセット信号を当該デバイスに送出
し、リセットする（ステップ４５）。
Description
【０００１】
【発明の属する技術分野】本発明は制御装置に関し、特
に複数の入出力デバイスのリセット方法とその装置に関
する。
に複数の入出力デバイスのリセット方法とその装置に関
する。
【０００２】
【従来の技術】本発明に関する入出力デバイス間のI/O
バスは最近PCおよびサーバに採用されているPCIバス（P
eripheral Component Interconnect） である。PCIバス
のリセット信号はバス当たり１本であり、リセット信号
がアサートされると全デバイスがリセットされる。
バスは最近PCおよびサーバに採用されているPCIバス（P
eripheral Component Interconnect） である。PCIバス
のリセット信号はバス当たり１本であり、リセット信号
がアサートされると全デバイスがリセットされる。
【０００３】
【発明が解決しようとする課題】上述した従来の制御装
置のリセット方法ではバス上の１つのデバイスが異常と
なった場合に選択的にリセットをかけることができず、
復旧のためにはリブート等の手段で必ずシステム運用を
止める必要があった。
置のリセット方法ではバス上の１つのデバイスが異常と
なった場合に選択的にリセットをかけることができず、
復旧のためにはリブート等の手段で必ずシステム運用を
止める必要があった。
【０００４】本発明の目的は被制御デバイスの選択的リ
セットが可能な制御装置のリセット方法とそのぉうちを
提供することである。
セットが可能な制御装置のリセット方法とそのぉうちを
提供することである。
【０００５】
【課題を解決するための手段】本発明の制御装置のリセ
ット方法は、複数の入出力デバイスを有し、ＣＰＵバス
とＰＣＩバスとを結合するバスブリッジを有する制御装
置のデバイスリセット方法において、特定のデバイスが
ＣＰＵによって指定されるとき、当該デバイスをバスブ
リッジによりＰＣＩバスを介してＣＰＵに接続すると同
時に、当該デバイスタイムアウト時当該デバイスに対し
てリセット信号を送出するリセット信号生成回路を設定
する。
ット方法は、複数の入出力デバイスを有し、ＣＰＵバス
とＰＣＩバスとを結合するバスブリッジを有する制御装
置のデバイスリセット方法において、特定のデバイスが
ＣＰＵによって指定されるとき、当該デバイスをバスブ
リッジによりＰＣＩバスを介してＣＰＵに接続すると同
時に、当該デバイスタイムアウト時当該デバイスに対し
てリセット信号を送出するリセット信号生成回路を設定
する。
【０００６】また、前記リセット信号生成回路がデバイ
ス別に個別に設けられており、デバイスが指定されると
該当するデバイスのリセット信号生成回路を動作可能に
設定するもの、さらに前記リセット信号生成回路が、指
定されたデバイスの識別信号と異常発生表示信号との論
理積によりリセット信号送出を起動するものも本発明の
好ましい実施態様である。
ス別に個別に設けられており、デバイスが指定されると
該当するデバイスのリセット信号生成回路を動作可能に
設定するもの、さらに前記リセット信号生成回路が、指
定されたデバイスの識別信号と異常発生表示信号との論
理積によりリセット信号送出を起動するものも本発明の
好ましい実施態様である。
【０００７】また、本発明の制御装置のリセット装置
は、複数の入出力デバイスを有し，ＣＰＵバスとＰＣＩ
バスとを結合するバスブリッジを有する制御装置のデバ
イスリセット装置において、ＣＰＵにより特定のデバイ
スが指定される時、当該デバイスをバスブリッジにより
ＰＣＩバスを介してＣＰＵに接続すると同時に接続さ
れ、当該デバイスがタイムアウトすると当該デバイスに
対してリセット信号を送出するリセット信号生成回路を
有する。
は、複数の入出力デバイスを有し，ＣＰＵバスとＰＣＩ
バスとを結合するバスブリッジを有する制御装置のデバ
イスリセット装置において、ＣＰＵにより特定のデバイ
スが指定される時、当該デバイスをバスブリッジにより
ＰＣＩバスを介してＣＰＵに接続すると同時に接続さ
れ、当該デバイスがタイムアウトすると当該デバイスに
対してリセット信号を送出するリセット信号生成回路を
有する。
【０００８】また、前記リセット信号生成回路が、デバ
イス毎に個別に設けられているもの、さらには、前記リ
セット信号生成回路が、当該デバイスの識別信号と異常
発生表示信号との論理積によりリセット信号送出を起動
する回路を含むのが本発明の好ましい実施態様である。
イス毎に個別に設けられているもの、さらには、前記リ
セット信号生成回路が、当該デバイスの識別信号と異常
発生表示信号との論理積によりリセット信号送出を起動
する回路を含むのが本発明の好ましい実施態様である。
【０００９】
【発明の実施の形態】次に、本発明の実施の形態につい
て、図面を参照して説明する。図１は本発明の制御装置
の制御方法が適用された制御装置のリセット装置の一実
施の形態のブロック図であり、図２は図１に示す制御装
置のリセット装置のデバイス毎のリセット信号生成回路
の一実施の形態である。
て、図面を参照して説明する。図１は本発明の制御装置
の制御方法が適用された制御装置のリセット装置の一実
施の形態のブロック図であり、図２は図１に示す制御装
置のリセット装置のデバイス毎のリセット信号生成回路
の一実施の形態である。
【００１０】この制御装置は、ＣＰＵ１と、ＣＰＵバス
２と、バスブリッジ部３と、ＰＣＩバス４と、デバイス
５乃至８とを有する。
２と、バスブリッジ部３と、ＰＣＩバス４と、デバイス
５乃至８とを有する。
【００１１】リセット信号生成回路１５はバスブリッジ
部３内に各デバイス５〜８別に個別に設けられ、タイム
アウトデバイス特定部２０とリセット信号送出部３１と
からなり、それぞれのデバイス５〜８にリセット信号を
送出する。
部３内に各デバイス５〜８別に個別に設けられ、タイム
アウトデバイス特定部２０とリセット信号送出部３１と
からなり、それぞれのデバイス５〜８にリセット信号を
送出する。
【００１２】タイムアウトデバイス特定部２０は、リセ
ット信号生成回路はアドレスを比較する際の有効ビット
に対応してセットされているデバイスマスクレジスター
２１と、各デバイスに割り当てられたアドレス空間のベ
ースアドレスが格納されているデバイスアドレスレジス
タ２２と、この両者のＡＮＤゲート２８と、バス上のア
クセスアドレス信号２６とデバイスマスクレジスタ２１
のアドレス信号とのＡＮＤゲート２９と、ＡＮＤゲート
２８の出力とＡＮＤゲート２９の出力との比較をして一
致したとき一致信号を出力する比較器２３と、比較器２
３の出力した一致信号とエラーストローブ信号２７との
論理積を出力するＡＮＤゲート３０とからなる。
ット信号生成回路はアドレスを比較する際の有効ビット
に対応してセットされているデバイスマスクレジスター
２１と、各デバイスに割り当てられたアドレス空間のベ
ースアドレスが格納されているデバイスアドレスレジス
タ２２と、この両者のＡＮＤゲート２８と、バス上のア
クセスアドレス信号２６とデバイスマスクレジスタ２１
のアドレス信号とのＡＮＤゲート２９と、ＡＮＤゲート
２８の出力とＡＮＤゲート２９の出力との比較をして一
致したとき一致信号を出力する比較器２３と、比較器２
３の出力した一致信号とエラーストローブ信号２７との
論理積を出力するＡＮＤゲート３０とからなる。
【００１３】比較器２３では、デバイスの選出から該デ
バイスの作用終了までの時間であるバスサイクルがタイ
ムアウトしたアドレス信号２６とデバイスアドレスレジ
スタ２２が出力する当該デバイスのアドレスの値がそれ
ぞれマスクされた後の値を比較する。エラーストローブ
信号１７はバスサイクルが異常終了したことを示す。エ
ラーフラグレジスタ２４は比較結果が一致し、かつ、ア
クセスが異常終了した場合に“１”にセットされる。パ
ルス発生回路２５はセットされると一定幅のパルスを生
成する。パルスは異常が起きたデバイスのリセットに使
用される。
バイスの作用終了までの時間であるバスサイクルがタイ
ムアウトしたアドレス信号２６とデバイスアドレスレジ
スタ２２が出力する当該デバイスのアドレスの値がそれ
ぞれマスクされた後の値を比較する。エラーストローブ
信号１７はバスサイクルが異常終了したことを示す。エ
ラーフラグレジスタ２４は比較結果が一致し、かつ、ア
クセスが異常終了した場合に“１”にセットされる。パ
ルス発生回路２５はセットされると一定幅のパルスを生
成する。パルスは異常が起きたデバイスのリセットに使
用される。
【００１４】次に、本実施の形態の動作について説明す
る。まず、本発明の制御装置のデバイスリセット方法が
適用された装置のブロック図１により説明する。
る。まず、本発明の制御装置のデバイスリセット方法が
適用された装置のブロック図１により説明する。
【００１５】本発明の回路はバスブリッジ部３に内蔵さ
れている。I/Oデバイス接続用ＰＣＩバス４がデバイス
５乃至８の接続を行っており、各デバイスのリセット信
号９〜１２はバスブリッジ部３から制御される。
れている。I/Oデバイス接続用ＰＣＩバス４がデバイス
５乃至８の接続を行っており、各デバイスのリセット信
号９〜１２はバスブリッジ部３から制御される。
【００１６】図２に示されている範囲は各デバイス毎に
設けられているリセット信号生成回路１５があり、バス
ブリッジ部３内には制御可能なデバイスの数だけ図２に
示すリセット信号生成回路１５が存在する。
設けられているリセット信号生成回路１５があり、バス
ブリッジ部３内には制御可能なデバイスの数だけ図２に
示すリセット信号生成回路１５が存在する。
【００１７】デバイスアドレスレジスタ２２にはデバイ
スに割り当てられたメモリ空間のベースアドレスがソフ
トウェアによって予め格納されており、デバイスマスク
レジスタ２１には比較の際にデバイスアドレスレジスタ
２２のどのビット列部分を有効にするかを示すためにこ
の動作には不要になる不要部分をマスクするマスクデー
タが格納されており、出力は有効部分のビット列であ
る。これは間接的にデバイスに割り当てられたメモリ空
間の大きさを示している。
スに割り当てられたメモリ空間のベースアドレスがソフ
トウェアによって予め格納されており、デバイスマスク
レジスタ２１には比較の際にデバイスアドレスレジスタ
２２のどのビット列部分を有効にするかを示すためにこ
の動作には不要になる不要部分をマスクするマスクデー
タが格納されており、出力は有効部分のビット列であ
る。これは間接的にデバイスに割り当てられたメモリ空
間の大きさを示している。
【００１８】デバイスマスクレジスタ２１およびデバイ
スアドレスレジスタ２２はＰＣＩ規格で各デバイスに実
装されているマスクレジスタ、および先頭アドレスであ
るベースアドレスレジスタと同等であり、詳細の説明は
省略する。ＣＰＵ１からデバイス５乃至８の各デバイス
へのアクセスはＣＰＵバス２、バスブリッジ部３を経由
して撫すブリッジ部３の指定によりＰＣＩバス４を介し
て指定されたデバイスのバスサイクルに入ることにな
る。
スアドレスレジスタ２２はＰＣＩ規格で各デバイスに実
装されているマスクレジスタ、および先頭アドレスであ
るベースアドレスレジスタと同等であり、詳細の説明は
省略する。ＣＰＵ１からデバイス５乃至８の各デバイス
へのアクセスはＣＰＵバス２、バスブリッジ部３を経由
して撫すブリッジ部３の指定によりＰＣＩバス４を介し
て指定されたデバイスのバスサイクルに入ることにな
る。
【００１９】その際のアクセスアドレスを示す信号２６
が、選出するデバイスのデバイスアドレスであり、バス
ブリッジ部３内のバス制御回路（不図示）から供給され
る。ＣＰＵ１の指示で特定のデバイス例えばデバイス６
を選出するときには、同時にバスブリッジ部３がデバイ
ス６のタイムアウトデバイス特定部２０を動作させ（ス
テップ４１）、アクセスアドレス信号２６のアドレスが
デバイス６で、そのアドレスと、デバイスアドレスレジ
スタ２２からのアドレスがそれぞれデバイスマスクレジ
スタ２１でマスクされた後に、比較器２３で比較される
（ステップ４２）。
が、選出するデバイスのデバイスアドレスであり、バス
ブリッジ部３内のバス制御回路（不図示）から供給され
る。ＣＰＵ１の指示で特定のデバイス例えばデバイス６
を選出するときには、同時にバスブリッジ部３がデバイ
ス６のタイムアウトデバイス特定部２０を動作させ（ス
テップ４１）、アクセスアドレス信号２６のアドレスが
デバイス６で、そのアドレスと、デバイスアドレスレジ
スタ２２からのアドレスがそれぞれデバイスマスクレジ
スタ２１でマスクされた後に、比較器２３で比較される
（ステップ４２）。
【００２０】若しデバイス６が不動作等によるタイムア
ウトのようなことになると、バスサイクルが異常終了し
（ステップ４３）、エラーストローブ信号２７がバスブ
リッジ部３内部のバス制御回路で生成されて出力され
（ステップ４４）、エラーストローブ信号２７と比較器
２３から出力されたデバイス６の確認信号との論理積が
リセット信号送出部３１を起動してリセット信号をデバ
イス６に送出し、デバイス６のみをリセットする（ステ
ップ４５）。
ウトのようなことになると、バスサイクルが異常終了し
（ステップ４３）、エラーストローブ信号２７がバスブ
リッジ部３内部のバス制御回路で生成されて出力され
（ステップ４４）、エラーストローブ信号２７と比較器
２３から出力されたデバイス６の確認信号との論理積が
リセット信号送出部３１を起動してリセット信号をデバ
イス６に送出し、デバイス６のみをリセットする（ステ
ップ４５）。
【００２１】
【発明の効果】以上説明したように本発明はバスサイク
ル毎に当該デバイスの専用のリセット信号生成用の回路
を同時動作して当該デバイスが異常終了したときに直接
当該デバイにリセット信号を入力してリセットするた
め、異常終了に関わったデバイスのみがリセットされ、
システム全体の運用を止めずに異常終了デバイスのリセ
ットあるいは復旧処理を行うことが可能になったという
効果がある。
ル毎に当該デバイスの専用のリセット信号生成用の回路
を同時動作して当該デバイスが異常終了したときに直接
当該デバイにリセット信号を入力してリセットするた
め、異常終了に関わったデバイスのみがリセットされ、
システム全体の運用を止めずに異常終了デバイスのリセ
ットあるいは復旧処理を行うことが可能になったという
効果がある。
【図１】本発明の制御装置のリセット方法が適用された
制御装置の一時意志の形態のブロック図である。
制御装置の一時意志の形態のブロック図である。
【図２】図１に示す制御装置のリセット信号生成回路の
回路図である。
回路図である。
【図３】本発明の制御装置のリセット回路の動作を示す
フローチャートである。
フローチャートである。
１ ＣＰＵ ２ ＣＰＵバス ３ バスブリッジ部 ４ ＰＣＩバス ５〜８ デバイス ９〜１２ リセット信号 １５ リセット信号生成回路 ２０ タイムアウトデバイス特定部 ２１ デバイスマスクレジスタ ２２ デバイスアドレスレジスタ ２３ 比較器 ２４ エラーフラグレジスタ ２５ パルス生成回路 ２６ アクセスアドレス信号 ２７ エラーストローブ信号 ２８〜３０ ＡＮＤゲート
Claims (6)
- 【請求項１】 複数の入出力デバイスを有し、ＣＰＵバ
スとＰＣＩバスとを結合するバスブリッジを有する制御
装置のデバイスリセット方法において、 特定のデバイスがＣＰＵによって指定されるとき、当該
デバイスをバスブリッジによりＰＣＩバスを介してＣＰ
Ｕに接続すると同時に、当該デバイスのタイムアウト発
生に際し、当該デバイスに対してリセット信号を送出す
るリセット信号生成回路を設定することを特徴とする制
御装置のデバイスリセット方法。 - 【請求項２】 前記リセット信号生成回路がデバイス別
に個別に設けられており、デバイスが指定されると該当
するデバイスのリセット信号生成回路を動作可能に設定
する請求項１記載の制御装置のデバイスリセット方法。 - 【請求項３】 前記リセット信号生成回路が、指定され
たデバイスの識別信号と異常発生表示信号との論理積に
よりリセット信号送出を起動する請求項１または２記載
の制御装置のデバイスリセット方法。 - 【請求項４】 複数の入出力デバイスを有し，ＣＰＵバ
スとＰＣＩバスとを結合するバスブリッジを有する制御
装置のデバイスリセット装置において、 ＣＰＵにより特定のデバイスが指定されると、当該デバ
イスをバスブリッジによりＰＣＩバスを介してＣＰＵに
接続すると同時に接続される、当該デバイスのタイムア
ウト時、当該デバイスに対してリセット信号を送出する
リセット信号生成回路を有することを特徴とする制御装
置のデバイスリセット装置。 - 【請求項５】 前記リセット信号生成回路が、デバイス
毎に個別に設けられている請求項４記載の制御装置のデ
バイスリセット装置。 - 【請求項６】 前記リセット信号生成回路が、当該デバ
イスの識別信号と異常発生表示信号との論理積によりリ
セット信号送出を起動する回路を含む請求項４または５
記載の制御装置のデバイスリセット装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11063161A JP2000259507A (ja) | 1999-03-10 | 1999-03-10 | デバイスリセット方法とその回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11063161A JP2000259507A (ja) | 1999-03-10 | 1999-03-10 | デバイスリセット方法とその回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000259507A true JP2000259507A (ja) | 2000-09-22 |
Family
ID=13221251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11063161A Pending JP2000259507A (ja) | 1999-03-10 | 1999-03-10 | デバイスリセット方法とその回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000259507A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007249505A (ja) * | 2006-03-15 | 2007-09-27 | Nec Corp | バスシステム、リセットイニシャライズ回路、及びバスシステムにおける障害復旧方法 |
| US9582448B2 (en) | 2014-02-13 | 2017-02-28 | Fujitsu Limited | Transmission apparatus and control unit |
-
1999
- 1999-03-10 JP JP11063161A patent/JP2000259507A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007249505A (ja) * | 2006-03-15 | 2007-09-27 | Nec Corp | バスシステム、リセットイニシャライズ回路、及びバスシステムにおける障害復旧方法 |
| US9582448B2 (en) | 2014-02-13 | 2017-02-28 | Fujitsu Limited | Transmission apparatus and control unit |
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