JPH04299754A - メモリチェックシステム - Google Patents
メモリチェックシステムInfo
- Publication number
- JPH04299754A JPH04299754A JP3089468A JP8946891A JPH04299754A JP H04299754 A JPH04299754 A JP H04299754A JP 3089468 A JP3089468 A JP 3089468A JP 8946891 A JP8946891 A JP 8946891A JP H04299754 A JPH04299754 A JP H04299754A
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- Japan
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- memory
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- data
- check
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- 230000010365 information processing Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 2
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【技術分野】本発明はメモリチェックシステムに関し、
特にメモリを介して行う制御部間の通信におけるメモリ
チェック方式に関する。
特にメモリを介して行う制御部間の通信におけるメモリ
チェック方式に関する。
【０００２】
【従来技術】従来、この種のメモリチェック方式におい
ては、図３に示すように、制御部Ａ（図示せず）がメモ
リ３の固定アドレスａに予め設定されたチェックパター
ンを書込んだ後に、制御部Ｂ（図示せず）がメモリ３の
固定アドレスａからデータを読出して該データとチェッ
クパターンとを比較することによってチェックを行って
いる。
ては、図３に示すように、制御部Ａ（図示せず）がメモ
リ３の固定アドレスａに予め設定されたチェックパター
ンを書込んだ後に、制御部Ｂ（図示せず）がメモリ３の
固定アドレスａからデータを読出して該データとチェッ
クパターンとを比較することによってチェックを行って
いる。
【０００３】このような従来のメモリチェック方式では
、メモリ３の固定アドレスａに対するチェックしか行わ
ないため、メモリ３の他の領域でデータが壊れている場
合でも、固定アドレスａにおけるチェックが正常であれ
ば、メモリ３を正常と認識してしまうという問題があっ
た。
、メモリ３の固定アドレスａに対するチェックしか行わ
ないため、メモリ３の他の領域でデータが壊れている場
合でも、固定アドレスａにおけるチェックが正常であれ
ば、メモリ３を正常と認識してしまうという問題があっ
た。
【０００４】
【発明の目的】本発明は上記のような従来のものの問題
点を除去すべくなされたもので、メモリにおいて使用領
域に影響を与えることなく、任意の領域のチェックを行
うことができるメモリチェックシステムの提供を目的と
する。
点を除去すべくなされたもので、メモリにおいて使用領
域に影響を与えることなく、任意の領域のチェックを行
うことができるメモリチェックシステムの提供を目的と
する。
【０００５】
【発明の構成】本発明によるメモリチェックシステムは
、各々相互間でメモリを介して通信を行う複数の制御装
置からなる情報処理システムのメモリチェックシステム
であって、前記メモリの未使用領域にチェックパターン
を書込むための書込みアドレスを生成するアドレス生成
手段と、前記アドレス生成手段によって生成された前記
書込みアドレスを前記メモリの予め設定された所定領域
に書込むアドレス書込み手段と、前記アドレス生成手段
によって生成された前記書込みアドレスで指定される前
記メモリの領域に前記チェックパターンを書込むデータ
書込み手段と、前記メモリの前記所定領域からアドレス
を読出すアドレス読出し手段と、前記アドレス読出し手
段によって前記所定領域から読出されたアドレスで指定
される前記メモリの領域からデータを読出すデータ読出
し手段と、前記データ読出し手段によって読出されたデ
ータと前記チェックパターンとを比較する比較手段とを
前記複数の制御装置各々に設けたことを特徴とする。
、各々相互間でメモリを介して通信を行う複数の制御装
置からなる情報処理システムのメモリチェックシステム
であって、前記メモリの未使用領域にチェックパターン
を書込むための書込みアドレスを生成するアドレス生成
手段と、前記アドレス生成手段によって生成された前記
書込みアドレスを前記メモリの予め設定された所定領域
に書込むアドレス書込み手段と、前記アドレス生成手段
によって生成された前記書込みアドレスで指定される前
記メモリの領域に前記チェックパターンを書込むデータ
書込み手段と、前記メモリの前記所定領域からアドレス
を読出すアドレス読出し手段と、前記アドレス読出し手
段によって前記所定領域から読出されたアドレスで指定
される前記メモリの領域からデータを読出すデータ読出
し手段と、前記データ読出し手段によって読出されたデ
ータと前記チェックパターンとを比較する比較手段とを
前記複数の制御装置各々に設けたことを特徴とする。
【０００６】
【実施例】次に、本発明の一実施例について図面を参照
して説明する。
して説明する。
【０００７】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、制御部１，２は夫々アドレ
ス信号線１０１ ，２０１ とデータ信号線１０２ ，
２０２ とを介してメモリ３に接続されている。また、
制御部１，２にはメモリ３にチェックパターンを書込む
ときの書込みアドレスを生成するアドレス生成部１０，
２０と、そのチェックパターンを生成するデータ生成部
１１，２１と、メモリ３から読込んだデータとチェック
パターンとを比較するデータ比較部１２，２２とが夫々
設けられている。
ック図である。図において、制御部１，２は夫々アドレ
ス信号線１０１ ，２０１ とデータ信号線１０２ ，
２０２ とを介してメモリ３に接続されている。また、
制御部１，２にはメモリ３にチェックパターンを書込む
ときの書込みアドレスを生成するアドレス生成部１０，
２０と、そのチェックパターンを生成するデータ生成部
１１，２１と、メモリ３から読込んだデータとチェック
パターンとを比較するデータ比較部１２，２２とが夫々
設けられている。
【０００８】図２は図１のメモリ３の構成を示す図であ
る。図においては、メモリ３のアドレスｂ，ｃにチェッ
クパターンが書込まれている場合を示している。この場
合、チェックパターンが書込まれたアドレスｂ，ｃの値
がメモリ３の固定アドレスａに書込まれることになる。
る。図においては、メモリ３のアドレスｂ，ｃにチェッ
クパターンが書込まれている場合を示している。この場
合、チェックパターンが書込まれたアドレスｂ，ｃの値
がメモリ３の固定アドレスａに書込まれることになる。
【０００９】これら図１および図２を用いて本発明の一
実施例の動作について説明する。まず、制御部１からメ
モリ３に書込んだチェックパターンを制御部２が読込ん
でチェックする場合について説明する。
実施例の動作について説明する。まず、制御部１からメ
モリ３に書込んだチェックパターンを制御部２が読込ん
でチェックする場合について説明する。
【００１０】制御部１はメモリ３のチェックを行う場合
、メモリ３における未使用領域の中の任意のアドレスｂ
，ｃをアドレス生成部１０で生成すると、そのアドレス
ｂ，ｃをアドレス信号線１０１ に出力するとともに、
データ生成部１１で生成したチェックパターンをデータ
信号線１０２ に送出する。よって、メモリ３のアドレ
スｂ，ｃには制御部１のデータ生成部１１で生成された
チェックパターンが書込まれる。このとき、制御部１は
アドレス生成部１０で生成した固定アドレスａをアドレ
ス信号線１０１ に出力するとともに、アドレス生成部
１０で生成したアドレスｂ，ｃをデータ信号線１０２
に送出する。よって、メモリ３の固定アドレスａには制
御部１のアドレス生成部１０で生成されたアドレスｂ，
ｃが書込まれる。
、メモリ３における未使用領域の中の任意のアドレスｂ
，ｃをアドレス生成部１０で生成すると、そのアドレス
ｂ，ｃをアドレス信号線１０１ に出力するとともに、
データ生成部１１で生成したチェックパターンをデータ
信号線１０２ に送出する。よって、メモリ３のアドレ
スｂ，ｃには制御部１のデータ生成部１１で生成された
チェックパターンが書込まれる。このとき、制御部１は
アドレス生成部１０で生成した固定アドレスａをアドレ
ス信号線１０１ に出力するとともに、アドレス生成部
１０で生成したアドレスｂ，ｃをデータ信号線１０２
に送出する。よって、メモリ３の固定アドレスａには制
御部１のアドレス生成部１０で生成されたアドレスｂ，
ｃが書込まれる。
【００１１】制御部２ではアドレス生成部２０で生成し
た固定アドレスａをアドレス信号線２０１ に出力し、
データ信号線２０２ を介してメモリ３の固定アドレス
ａからアドレスｂ，ｃを読込む。その後に、制御部２は
アドレス信号線２０１ にアドレスｂ，ｃを出力し、デ
ータ信号線２０２ を介してメモリ３のアドレスｂ，ｃ
からデータを読込む。さらに、制御部２はデータ比較部
２２においてデータ信号線２０２ を介してメモリ３の
アドレスｂ，ｃから読込んだデータとチェックパターン
とを比較し、比較結果が一致しているか否かをチェック
する。
た固定アドレスａをアドレス信号線２０１ に出力し、
データ信号線２０２ を介してメモリ３の固定アドレス
ａからアドレスｂ，ｃを読込む。その後に、制御部２は
アドレス信号線２０１ にアドレスｂ，ｃを出力し、デ
ータ信号線２０２ を介してメモリ３のアドレスｂ，ｃ
からデータを読込む。さらに、制御部２はデータ比較部
２２においてデータ信号線２０２ を介してメモリ３の
アドレスｂ，ｃから読込んだデータとチェックパターン
とを比較し、比較結果が一致しているか否かをチェック
する。
【００１２】一方、制御部２からメモリ３に書込んだチ
ェックパターンを制御部１が読込んでチェックする場合
、上述の処理動作と同様にして、制御部２はメモリ３に
おける未使用領域の中の任意のアドレスｂ，ｃをアドレ
ス生成部２０で生成する。制御部２はそのアドレスｂ，
ｃをアドレス信号線２０１ に出力するとともに、デー
タ生成部２１で生成したチェックパターンをデータ信号
線２０２ に送出する。よって、メモリ３のアドレスｂ
，ｃには制御部２のデータ生成部２１で生成されたチェ
ックパターンが書込まれる。このとき、制御部２はアド
レス生成部２０で生成した固定アドレスａをアドレス信
号線２０１ に出力するとともに、アドレス生成部２０
で生成したアドレスｂ，ｃをデータ信号線２０２ に送
出する。よって、メモリ３の固定アドレスａには制御部
２のアドレス生成部２０で生成されたアドレスｂ，ｃが
書込まれる。
ェックパターンを制御部１が読込んでチェックする場合
、上述の処理動作と同様にして、制御部２はメモリ３に
おける未使用領域の中の任意のアドレスｂ，ｃをアドレ
ス生成部２０で生成する。制御部２はそのアドレスｂ，
ｃをアドレス信号線２０１ に出力するとともに、デー
タ生成部２１で生成したチェックパターンをデータ信号
線２０２ に送出する。よって、メモリ３のアドレスｂ
，ｃには制御部２のデータ生成部２１で生成されたチェ
ックパターンが書込まれる。このとき、制御部２はアド
レス生成部２０で生成した固定アドレスａをアドレス信
号線２０１ に出力するとともに、アドレス生成部２０
で生成したアドレスｂ，ｃをデータ信号線２０２ に送
出する。よって、メモリ３の固定アドレスａには制御部
２のアドレス生成部２０で生成されたアドレスｂ，ｃが
書込まれる。
【００１３】制御部１ではアドレス生成部１０で生成し
た固定アドレスａをアドレス信号線１０１ に出力し、
データ信号線１０２ を介してメモリ３の固定アドレス
ａからアドレスｂ，ｃを読込む。その後に、制御部１は
アドレス信号線１０１ にアドレスｂ，ｃを出力し、デ
ータ信号線１０２ を介してメモリ３のアドレスｂ，ｃ
からデータを読込む。さらに、制御部１はデータ比較部
１２においてデータ信号線１０２ を介してメモリ３の
アドレスｂ，ｃから読込んだデータとチェックパターン
とを比較し、比較結果が一致しているか否かをチェック
する。
た固定アドレスａをアドレス信号線１０１ に出力し、
データ信号線１０２ を介してメモリ３の固定アドレス
ａからアドレスｂ，ｃを読込む。その後に、制御部１は
アドレス信号線１０１ にアドレスｂ，ｃを出力し、デ
ータ信号線１０２ を介してメモリ３のアドレスｂ，ｃ
からデータを読込む。さらに、制御部１はデータ比較部
１２においてデータ信号線１０２ を介してメモリ３の
アドレスｂ，ｃから読込んだデータとチェックパターン
とを比較し、比較結果が一致しているか否かをチェック
する。
【００１４】このように、一方の制御部１がメモリ３内
の未使用領域の任意のアドレスｂ，ｃにチェックパター
ンを書込んだとき、同時にメモリ３の固定アドレスａに
それらアドレスｂ，ｃを書込んでおき、他方の制御部２
によってメモリ３の固定アドレスａからそれらアドレス
ｂ，ｃを読込み、メモリ３のアドレスｂ，ｃから読込ん
だデータとチェックパターンとを比較するようにするこ
とによって、メモリ３の使用領域に影響を与えることな
く、任意の領域のチェックを行うことができる。また、
ソフトウェアがメモリ３をダイナミックにアロケーショ
ンする場合にはメモリ３の使用領域および未使用領域が
変化するため、メモリ３の使用領域についても有効なチ
ェックを行うことができる。
の未使用領域の任意のアドレスｂ，ｃにチェックパター
ンを書込んだとき、同時にメモリ３の固定アドレスａに
それらアドレスｂ，ｃを書込んでおき、他方の制御部２
によってメモリ３の固定アドレスａからそれらアドレス
ｂ，ｃを読込み、メモリ３のアドレスｂ，ｃから読込ん
だデータとチェックパターンとを比較するようにするこ
とによって、メモリ３の使用領域に影響を与えることな
く、任意の領域のチェックを行うことができる。また、
ソフトウェアがメモリ３をダイナミックにアロケーショ
ンする場合にはメモリ３の使用領域および未使用領域が
変化するため、メモリ３の使用領域についても有効なチ
ェックを行うことができる。
【００１５】尚、本発明の一実施例ではメモリ３に書込
むチェックパターンをデータ生成部１１，２１で生成す
るようにしたが、予め生成されたチェックパターンをレ
ジスタやバッファに格納しておいてもよく、これに限定
されない。
むチェックパターンをデータ生成部１１，２１で生成す
るようにしたが、予め生成されたチェックパターンをレ
ジスタやバッファに格納しておいてもよく、これに限定
されない。
【００１６】
【発明の効果】以上説明したように本発明によれば、一
方の制御部がメモリの未使用領域にチェックパターンを
書込んだとき、その書込みアドレスをメモリの予め設定
された所定領域に書込んでおき、他方の制御部がメモリ
の所定領域から読出した書込みアドレスによって指定さ
れるメモリの領域から読出したデータとチェックパター
ンとを比較するようにすることによって、メモリにおい
て使用領域に影響を与えることなく、任意の領域のチェ
ックを行うことができるという効果がある。
方の制御部がメモリの未使用領域にチェックパターンを
書込んだとき、その書込みアドレスをメモリの予め設定
された所定領域に書込んでおき、他方の制御部がメモリ
の所定領域から読出した書込みアドレスによって指定さ
れるメモリの領域から読出したデータとチェックパター
ンとを比較するようにすることによって、メモリにおい
て使用領域に影響を与えることなく、任意の領域のチェ
ックを行うことができるという効果がある。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】図１のメモリの構成を示す図である。
【図３】従来のメモリの構成を示す図である。
１，２ 制御部
３ メモリ
１０，２０ アドレス生成部
１１，２１ データ生成部
１２，２２ データ比較部
Claims (1)
- 【請求項１】 各々相互間でメモリを介して通信を行
う複数の制御装置からなる情報処理システムのメモリチ
ェックシステムであって、前記メモリの未使用領域にチ
ェックパターンを書込むための書込みアドレスを生成す
るアドレス生成手段と、前記アドレス生成手段によって
生成された前記書込みアドレスを前記メモリの予め設定
された所定領域に書込むアドレス書込み手段と、前記ア
ドレス生成手段によって生成された前記書込みアドレス
で指定される前記メモリの領域に前記チェックパターン
を書込むデータ書込み手段と、前記メモリの前記所定領
域からアドレスを読出すアドレス読出し手段と、前記ア
ドレス読出し手段によって前記所定領域から読出された
アドレスで指定される前記メモリの領域からデータを読
出すデータ読出し手段と、前記データ読出し手段によっ
て読出されたデータと前記チェックパターンとを比較す
る比較手段とを前記複数の制御装置各々に設けたことを
特徴とするメモリチェックシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3089468A JP2671629B2 (ja) | 1991-03-28 | 1991-03-28 | メモリチェックシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3089468A JP2671629B2 (ja) | 1991-03-28 | 1991-03-28 | メモリチェックシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04299754A true JPH04299754A (ja) | 1992-10-22 |
| JP2671629B2 JP2671629B2 (ja) | 1997-10-29 |
Family
ID=13971546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3089468A Expired - Lifetime JP2671629B2 (ja) | 1991-03-28 | 1991-03-28 | メモリチェックシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2671629B2 (ja) |
-
1991
- 1991-03-28 JP JP3089468A patent/JP2671629B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2671629B2 (ja) | 1997-10-29 |
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