JPS6381554A - 交換可能な周辺装置を取り扱う電子機器 - Google Patents
交換可能な周辺装置を取り扱う電子機器Info
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- JPS6381554A JPS6381554A JP61227805A JP22780586A JPS6381554A JP S6381554 A JPS6381554 A JP S6381554A JP 61227805 A JP61227805 A JP 61227805A JP 22780586 A JP22780586 A JP 22780586A JP S6381554 A JPS6381554 A JP S6381554A
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- Japan
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- 230000006870 function Effects 0.000 description 14
- 238000010586 diagram Methods 0.000 description 5
- 244000145845 chattering Species 0.000 description 4
- 239000013256 coordination polymer Substances 0.000 description 1
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- 238000000034 method Methods 0.000 description 1
- 238000007781 pre-processing Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/4068—Electrical coupling
- G06F13/4081—Live connection to bus, e.g. hot-plugging
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Accessory Devices And Overall Control Thereof (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電子機器なかでも、ホールド機能と割込機能
を有するマイクロプロセッサとコネクタ等によって、前
記マイクロプロセッサと接続され交換可能な、前記マイ
クロプロセッサ周辺素子を有する機器に関する。
を有するマイクロプロセッサとコネクタ等によって、前
記マイクロプロセッサと接続され交換可能な、前記マイ
クロプロセッサ周辺素子を有する機器に関する。
従来、この種の装置において、マイクロプロセッサ（以
下ＣＰＵと略す）の動作中、ＣＰＵのコネクタ等に接続
された周辺素子を交換すると、ＣＰＵは暴走・誤動作す
る。このため電源を切って交換するのが一般的である。
下ＣＰＵと略す）の動作中、ＣＰＵのコネクタ等に接続
された周辺素子を交換すると、ＣＰＵは暴走・誤動作す
る。このため電源を切って交換するのが一般的である。
電源を切らないで行う場合は、ＣＰＵが、交換したい周
辺素子をアクセスしない状態の時に行えばよい。但し、
この場合、交換の際のコネクタ等の接点ノイズによって
、ＣＰＵが暴走するのを防ぐためＣＰＵのバスラインと
周辺素子との間にバッファー回路を挿入し、周辺素子を
コネクタから機械的に動かす前にコネクタとバスライン
をバッファー回路で電気的に絶縁し、しかるのち周辺素
子を交換し、電気的絶縁を解除して、元の動作に戻れば
よい。しかし、これらの場合、例えば前者はいちいち電
源を切るので使い勝手が悪くなる。後者では、バッファ
ー回路の分だけコスト高になるといった問題があった。
辺素子をアクセスしない状態の時に行えばよい。但し、
この場合、交換の際のコネクタ等の接点ノイズによって
、ＣＰＵが暴走するのを防ぐためＣＰＵのバスラインと
周辺素子との間にバッファー回路を挿入し、周辺素子を
コネクタから機械的に動かす前にコネクタとバスライン
をバッファー回路で電気的に絶縁し、しかるのち周辺素
子を交換し、電気的絶縁を解除して、元の動作に戻れば
よい。しかし、これらの場合、例えば前者はいちいち電
源を切るので使い勝手が悪くなる。後者では、バッファ
ー回路の分だけコスト高になるといった問題があった。
本発明は上述の点を改良し、使い易（安価な電子機器を
提供する。
提供する。
本発明はホールド機能を有するマイクロプロセッサ（以
下ＣＰＵと略記）と、該ＣＰＵが制御するホールドイネ
ーブル信号出力手段と、前記ＣＰＵのバスラインに接続
して動作し、接続器等を介して、交換可能な周辺装置と
、該周辺装置を交換する際、該周辺装置の交換開始より
前に、装置交換中であることを示す信号を出力し、装置
交換終了より後に、装置交換中を示す信号の出力を停止
するような周辺装置交換中信号発生手段と、前記周辺装
置交換中信号を、前記ＣＰＵが検出できる周辺装置交換
中信号検出手段、前記ＣＰＵへのホールド信号が、前記
周辺装置交換中信号と、前記ホールドイネーブル信号の
論理和によって出力される手段とを有し、周辺装置を交
換する際、前記ＣＰＵが周辺装置交換中信号を検出する
と、前記ホールドイネーブル信号を出力し、前記ＣＰＵ
がホールド状態になり、装置交換中信号の出力停止によ
って、前記ＣＰＵのホールドが解除されることを特徴と
する交換可能な周辺機器を取り扱う電子機器を提供する
。
下ＣＰＵと略記）と、該ＣＰＵが制御するホールドイネ
ーブル信号出力手段と、前記ＣＰＵのバスラインに接続
して動作し、接続器等を介して、交換可能な周辺装置と
、該周辺装置を交換する際、該周辺装置の交換開始より
前に、装置交換中であることを示す信号を出力し、装置
交換終了より後に、装置交換中を示す信号の出力を停止
するような周辺装置交換中信号発生手段と、前記周辺装
置交換中信号を、前記ＣＰＵが検出できる周辺装置交換
中信号検出手段、前記ＣＰＵへのホールド信号が、前記
周辺装置交換中信号と、前記ホールドイネーブル信号の
論理和によって出力される手段とを有し、周辺装置を交
換する際、前記ＣＰＵが周辺装置交換中信号を検出する
と、前記ホールドイネーブル信号を出力し、前記ＣＰＵ
がホールド状態になり、装置交換中信号の出力停止によ
って、前記ＣＰＵのホールドが解除されることを特徴と
する交換可能な周辺機器を取り扱う電子機器を提供する
。
ここでは本発明の実施例としてドツトプリンタを有する
電子タイプライタに応用したもので説明する。第１図に
実施例のブロック図を示す。
電子タイプライタに応用したもので説明する。第１図に
実施例のブロック図を示す。
１はマイクロプロセッサ（以下ＣＰＵと略記）であり、
後述のＲＯＭより、プログラム命令を読み出し、それに
従ってタイプライタに必要な、演算、判断を実行し、キ
ーボード、プリンタ、表示器等の制御を行う。また、こ
のＣＰＵには、割込端子（以下ＩＲＱ端子と略記）を具
備していて、この端子がアクティブになると、割込制御
を行う。又、本ＣＰＵはホールド機能とホールド端子を
有している。この端子は通常、論理゛Ｌ°レベルであり
、もし゛ＨルベルになるとＣＰＵは、現在実行中の命令
が終了すると、次のプログラムの読み出し動作をせず、
−時停止状態（ホールド状態）になる。そして、’Ｈ−
Ｌ’に戻ると、次のプログラムの読み出しを再開し、命
令の実行を続ける。
後述のＲＯＭより、プログラム命令を読み出し、それに
従ってタイプライタに必要な、演算、判断を実行し、キ
ーボード、プリンタ、表示器等の制御を行う。また、こ
のＣＰＵには、割込端子（以下ＩＲＱ端子と略記）を具
備していて、この端子がアクティブになると、割込制御
を行う。又、本ＣＰＵはホールド機能とホールド端子を
有している。この端子は通常、論理゛Ｌ°レベルであり
、もし゛ＨルベルになるとＣＰＵは、現在実行中の命令
が終了すると、次のプログラムの読み出し動作をせず、
−時停止状態（ホールド状態）になる。そして、’Ｈ−
Ｌ’に戻ると、次のプログラムの読み出しを再開し、命
令の実行を続ける。
２はＨＡＬＴ、ＩＲＱコントローラであり、本タイプラ
イタにおける周辺装置（後述ＣＧ ＲＯＭ ５ ）の交
換の際の制御に使用している。
イタにおける周辺装置（後述ＣＧ ＲＯＭ ５ ）の交
換の際の制御に使用している。
３は接続器（以下コネクタと呼ぶ）であり、後述ＣＧ
ＲＯＭ ５と、前記ＣＰＵ１のバスライン及びコントロ
ールラインの接続に使用している。
ＲＯＭ ５と、前記ＣＰＵ１のバスライン及びコントロ
ールラインの接続に使用している。
４はドアスイッチであり、後述ＣＧＲＯＭ５の交換中を
示す信号に用いている。
示す信号に用いている。
５はコネクタ４に接続して交換可能なキャラクタンエネ
レータＲＯＭ、ＣＧＲＯＭ５でありいくつかの異った書
体のものが用意されており、交換して使用することによ
り、各種の書体で印字できる。
レータＲＯＭ、ＣＧＲＯＭ５でありいくつかの異った書
体のものが用意されており、交換して使用することによ
り、各種の書体で印字できる。
６はＲＡＭであり前記ＣＰＵＩが命令実行中、演算結果
、データ等を一時保存しておくための、リードライトメ
モリである。
、データ等を一時保存しておくための、リードライトメ
モリである。
７はＲＯＭであり前記ＣＰＵＩが動作するためのプログ
ラムが書込まれた続出し専用メモリである。
ラムが書込まれた続出し専用メモリである。
８は表示器であり、後述キーボードから入力されたキー
データ、及びタイプに必要な情報を表示する。
データ、及びタイプに必要な情報を表示する。
９は入出力コントローラであり、後述キーボードからの
信号をＣＰＵＩへ読み込む、あるいは後述プリンタの制
御出力を出したりするのに使用する。
信号をＣＰＵＩへ読み込む、あるいは後述プリンタの制
御出力を出したりするのに使用する。
１０はプリンタであり、前記ＣＰＵは後述キーボードか
ら入力されたキーデータに基づき、前記ＣＧＲＯＭ５か
らドツトパターンを読み出し印字する。
ら入力されたキーデータに基づき、前記ＣＧＲＯＭ５か
らドツトパターンを読み出し印字する。
１１はキーボードであり、文書印字、編集のための各種
データを入力する入力手段である。
データを入力する入力手段である。
Ｓｌは、ＣＰＵＩがデータの転送、各部の制御を行うた
めのバスラインである。
めのバスラインである。
Ｓ２は、後述ＣＰＵ１のＨＡＬＴを制御する制御線。
Ｓ３は、後述ＣＰＵ１の割込を制御する制御線。
第２図は本実施例中、本発明に直接かかわる部分の詳細
な説明図。
な説明図。
２．１と２．５は、前記ＣＰＵＩのホールドと割込のイ
ネーブルーインハビットを制御する出力を出す出力レジ
スタであり、それぞれ信号線Ｓ５．Ｓ６に出力される。
ネーブルーインハビットを制御する出力を出す出力レジ
スタであり、それぞれ信号線Ｓ５．Ｓ６に出力される。
前記ＣＰＵのホールド及び割込は、前記出力レジスタが
それぞれ論理′１′で、前記信号線Ｓ４（周辺装置交換
中信号）が論理゛１′のとき２’、３． ２．７のＡＮ
Ｄ回路２，３． ２．７を通りイネーブルとなる。
それぞれ論理′１′で、前記信号線Ｓ４（周辺装置交換
中信号）が論理゛１′のとき２’、３． ２．７のＡＮ
Ｄ回路２，３． ２．７を通りイネーブルとなる。
２．２．２．６は入力ポートであり、前記出力レジスタ
２．１の２．２が０′のとき、入力ポートがイネーブル
となり前記信号線Ｓ４の理論レベルをＣＰＵが検出でき
る。
２．１の２．２が０′のとき、入力ポートがイネーブル
となり前記信号線Ｓ４の理論レベルをＣＰＵが検出でき
る。
４、４．１．４．２は周辺装置交換中信号発生機構であ
って、４．１はフタ、４．２はｐｕｌｌｕｐ抵抗であり
、４ドアスイツチはフタを開けると″ＯＮ′フタを閉め
るとＯＦＦ”になる。
って、４．１はフタ、４．２はｐｕｌｌｕｐ抵抗であり
、４ドアスイツチはフタを開けると″ＯＮ′フタを閉め
るとＯＦＦ”になる。
では前述第１図、第２図を使って本発明の説明をする。
本システムはタイプライタとして通常動作しているとき
、ＣＰＵは、１１キーボードからのキー情報を９人出力
コントローラを通して検出し、その内容を判断して表示
器への表示あるいはＲＡＭへの一時保持、また印字した
いときは印字のためのドツトパターンをＣＧＲＯＭ５
（キャラクタジェネレータ）から読み出し、プリンタ１
０へ出力する。この時、ＣＧＲＯＭ５を交換することに
よって異った書体（例えばフーリエ１０、イタリック、
パイ力ＰＳなど）で印字できる。
、ＣＰＵは、１１キーボードからのキー情報を９人出力
コントローラを通して検出し、その内容を判断して表示
器への表示あるいはＲＡＭへの一時保持、また印字した
いときは印字のためのドツトパターンをＣＧＲＯＭ５
（キャラクタジェネレータ）から読み出し、プリンタ１
０へ出力する。この時、ＣＧＲＯＭ５を交換することに
よって異った書体（例えばフーリエ１０、イタリック、
パイ力ＰＳなど）で印字できる。
ところで本システムは、タイプライタとして前記動作中
は２．１出力レジスタＡは０′に、２．５出力レジスタ
Ｂは“１′にセットされており、Ｓ４が０°であっても
Ｓ２は０°であり、ＣＰＵＩのホールド機能はインハビ
ット（禁止）に、これと反対に割込機能はイネーブルと
なっている。また２、２人力ポートＡはイネーブル、２
．６入力ポートＢはインハビットになっている。一方、
通常動作時４．１フタは閉められた状態になっているの
で、４ドアスイツチがＯＦＦ’であり、８４周辺装置交
換中信号の論理レベルは、４．２ｐｕｌｌ ｕｐ低抵
抗より１゛になっているから、Ｓ６は１′でもＳ３割込
制御線は０′であり割込はかからない。
は２．１出力レジスタＡは０′に、２．５出力レジスタ
Ｂは“１′にセットされており、Ｓ４が０°であっても
Ｓ２は０°であり、ＣＰＵＩのホールド機能はインハビ
ット（禁止）に、これと反対に割込機能はイネーブルと
なっている。また２、２人力ポートＡはイネーブル、２
．６入力ポートＢはインハビットになっている。一方、
通常動作時４．１フタは閉められた状態になっているの
で、４ドアスイツチがＯＦＦ’であり、８４周辺装置交
換中信号の論理レベルは、４．２ｐｕｌｌ ｕｐ低抵
抗より１゛になっているから、Ｓ６は１′でもＳ３割込
制御線は０′であり割込はかからない。
今、印字する書体を変えたいためＣＧＲＯＭ５を交換す
るとする。そのためにまず４．１フタを開けると、４ド
アスイツチがＯＮ’となり、Ｓ４の論理レベルが０′に
なり、Ｓ３が°ｌ°になってＩ ＣＰＵに割込がかか
る。するとＣＰＵは割込ルーチン（ＣＧＲＯＭ交換ルー
チン）ヘジャンブする。この中でＣＰＵは、まずドアス
イッチ４のチャタリングによる多重割込防止のため、割
込をインハビットにするため、２゜５出力レジスタＢを
１゛→“Ｏ′にする。次に、ＣＰＵをホールドにするた
めのホールド前処理を行う。これは例えば、印字中であ
れば印字ヘッドのアップ、駆動モータの停止、また文書
入力中であれば、入力文書の保護などである。次にドア
スイッチ４のチャタリングがな（なるまで、さらに一定
時間のタイマールーチンを通った後、２６の入力ポート
Ｂを通して８４の論理レベルが０°であることを確認し
た後、２．１出力レジスタＡをＯ′→゛１′とし、ＣＰ
Ｕへのホールドをイネーブルにする。すると８４の論理
レベルは既に０°であるのでアンド回路２．３、Ｓ２を
通してＩ ＣＰＵはただちにホールド状態に入る。
るとする。そのためにまず４．１フタを開けると、４ド
アスイツチがＯＮ’となり、Ｓ４の論理レベルが０′に
なり、Ｓ３が°ｌ°になってＩ ＣＰＵに割込がかか
る。するとＣＰＵは割込ルーチン（ＣＧＲＯＭ交換ルー
チン）ヘジャンブする。この中でＣＰＵは、まずドアス
イッチ４のチャタリングによる多重割込防止のため、割
込をインハビットにするため、２゜５出力レジスタＢを
１゛→“Ｏ′にする。次に、ＣＰＵをホールドにするた
めのホールド前処理を行う。これは例えば、印字中であ
れば印字ヘッドのアップ、駆動モータの停止、また文書
入力中であれば、入力文書の保護などである。次にドア
スイッチ４のチャタリングがな（なるまで、さらに一定
時間のタイマールーチンを通った後、２６の入力ポート
Ｂを通して８４の論理レベルが０°であることを確認し
た後、２．１出力レジスタＡをＯ′→゛１′とし、ＣＰ
Ｕへのホールドをイネーブルにする。すると８４の論理
レベルは既に０°であるのでアンド回路２．３、Ｓ２を
通してＩ ＣＰＵはただちにホールド状態に入る。
こうしてＩ ＣＰＵをホールド状態にしてＣＧＲＯＭ
５を交換する。尚、前記４ドアスイツチが○Ｎ′シて１
．ＣＰＵがホールド状態になるまでの時間は、４．１フ
タを開ける動作が終了し、ＣＧ ＲＯＭ ５に触れるま
での時間で行われる。こうして５．ＣＧＲＯＭを交換し
、４．１フタを閉めると、４ドアスイツチが再びＯＦＦ
’となり、Ｓ４の論理レベルは０″→゛１′となる。す
るとＳ２は′１′→゛Ｏ′となり、１．ＣＰＵのホール
ド状態が解除される。するとＣＰＵＩは、４ドアスイツ
チのチャタリングで再度ＣＰＵＩにホールドがかからな
いようにするため、２．１出力レジスタＡを“１′→“
０′にして、ホールド機能をインハビットにする。そし
て、タイプライタ動作への復帰のためのホールド後処理
を行う。この後、４ドアスイツチのチャタリングが無く
なるまでタイマルーチンを通した後、２．２入力ポート
Ａにより、Ｓ４のレベルが１′であることを確認した後
、２．５レジスタＢをＯ″→“ｌ゛にして、割込機能を
イネーブルとし割込ルーチンを抜ける。尚、この時、Ｓ
４のレベルは１′であるから割込みが再びかかることは
ない。このようにしてＣＧＲＯＭ５の交換が終了し、通
常のタイプライタ動作へ復帰する。
５を交換する。尚、前記４ドアスイツチが○Ｎ′シて１
．ＣＰＵがホールド状態になるまでの時間は、４．１フ
タを開ける動作が終了し、ＣＧ ＲＯＭ ５に触れるま
での時間で行われる。こうして５．ＣＧＲＯＭを交換し
、４．１フタを閉めると、４ドアスイツチが再びＯＦＦ
’となり、Ｓ４の論理レベルは０″→゛１′となる。す
るとＳ２は′１′→゛Ｏ′となり、１．ＣＰＵのホール
ド状態が解除される。するとＣＰＵＩは、４ドアスイツ
チのチャタリングで再度ＣＰＵＩにホールドがかからな
いようにするため、２．１出力レジスタＡを“１′→“
０′にして、ホールド機能をインハビットにする。そし
て、タイプライタ動作への復帰のためのホールド後処理
を行う。この後、４ドアスイツチのチャタリングが無く
なるまでタイマルーチンを通した後、２．２入力ポート
Ａにより、Ｓ４のレベルが１′であることを確認した後
、２．５レジスタＢをＯ″→“ｌ゛にして、割込機能を
イネーブルとし割込ルーチンを抜ける。尚、この時、Ｓ
４のレベルは１′であるから割込みが再びかかることは
ない。このようにしてＣＧＲＯＭ５の交換が終了し、通
常のタイプライタ動作へ復帰する。
前述のごとく、本発明では、本発明を電子機器本体がド
ツトプリンタを有する電子タイプライタであり、交換す
べき周辺装置をＣＧＲＯＭとして説明したが、これが本
体が日本語ワードプロセッサと周辺装置がＣＧＲＯＭ、
辞書ＲＯＭ、文書ＲＡＭ等であってもよいし、パソコン
と各種言語ＲＯＭ。
ツトプリンタを有する電子タイプライタであり、交換す
べき周辺装置をＣＧＲＯＭとして説明したが、これが本
体が日本語ワードプロセッサと周辺装置がＣＧＲＯＭ、
辞書ＲＯＭ、文書ＲＡＭ等であってもよいし、パソコン
と各種言語ＲＯＭ。
ゲームＲＯＭあるいはサブＣＰＵ等であってもよ（、要
するに電子機器本体がＣＰＵを有し、交換すべき周辺装
置が前記ＣＰＵのバスラインで制御あるいは動作すれば
２よいのである。
するに電子機器本体がＣＰＵを有し、交換すべき周辺装
置が前記ＣＰＵのバスラインで制御あるいは動作すれば
２よいのである。
また前述２図の端子Ａは、２．１出力レジスタＡを換え
ることでホールド機能を入力ポート機能を切換えて使用
でき、端子Ｂは、２．５出力レジスタＢによって、割込
機能を入力ポート機能を切換えて使用できるとみなすこ
とができ、第２図のＣＰＵ １と、ホールド、割込コン
トローラが結合したＣＰＵがあればそれを使用してもよ
い。
ることでホールド機能を入力ポート機能を切換えて使用
でき、端子Ｂは、２．５出力レジスタＢによって、割込
機能を入力ポート機能を切換えて使用できるとみなすこ
とができ、第２図のＣＰＵ １と、ホールド、割込コン
トローラが結合したＣＰＵがあればそれを使用してもよ
い。
このように、ＣＰＵの割込み機能と、ホールド機能をた
くみに利用することで電源も切らず、バッファ回路も有
さず、タイプライタのＣＧＲＯＭを交換することが可能
となった。
くみに利用することで電源も切らず、バッファ回路も有
さず、タイプライタのＣＧＲＯＭを交換することが可能
となった。
第１図は本発明の一実施例のブロック図、第２図は第１
図中、本発明に直接かかわる部分の詳細図、 第３図は本発明の動作の流れを示す図。 ■・・・・・・・・・ＣＰＵ
図中、本発明に直接かかわる部分の詳細図、 第３図は本発明の動作の流れを示す図。 ■・・・・・・・・・ＣＰＵ
Claims (1)
- ホールド機能を有するマイクロプロセッサ（以下ＣＰＵ
と略記）と、該ＣＰＵが制御するホールドイネーブル信
号出力手段と、前記ＣＰＵのバスラインに接続して動作
し、接続器等を介して、交換可能な周辺装置と、該周辺
装置を交換する際、該周辺装置の交換開始より前に、装
置交換中であることを示す信号を出力し、装置交換終了
より後に、装置交換中を示す信号の出力を停止するよう
な周辺装置交換中信号発生手段と、前記周辺装置交換中
信号を、前記ＣＰＵが検出できる周辺装置交換中信号検
出手段、前記ＣＰＵへのホールド信号が、前記周辺装置
交換中信号と、前記ホールドイネーブル信号の論理和に
よって出力される手段とを有し、周辺装置を交換する際
、前記ＣＰＵが周辺装置交換中信号を検出すると、前記
ホールドイネーブル信号を出力し、前記ＣＰＵがホール
ド状態になり、装置交換中信号の出力停止によって、前
記ＣＰＵのホールドが解除されることを特徴とする交換
可能な周辺装置を取り扱う電子機器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61227805A JPS6381554A (ja) | 1986-09-25 | 1986-09-25 | 交換可能な周辺装置を取り扱う電子機器 |
| US08/344,622 US5499381A (en) | 1986-09-25 | 1994-11-17 | Electronic apparatus with interchangeable peripheral device and a processor interrupt feature |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61227805A JPS6381554A (ja) | 1986-09-25 | 1986-09-25 | 交換可能な周辺装置を取り扱う電子機器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6381554A true JPS6381554A (ja) | 1988-04-12 |
Family
ID=16866656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61227805A Pending JPS6381554A (ja) | 1986-09-25 | 1986-09-25 | 交換可能な周辺装置を取り扱う電子機器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5499381A (ja) |
| JP (1) | JPS6381554A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100407930B1 (ko) * | 1996-11-23 | 2004-03-18 | 엘지전자 주식회사 | 휴대용컴퓨터의홀트방지장치 |
| US6598178B1 (en) * | 1999-06-01 | 2003-07-22 | Agere Systems Inc. | Peripheral breakpoint signaler |
| JP2006195821A (ja) * | 2005-01-14 | 2006-07-27 | Fujitsu Ltd | 情報処理システムの制御方法、情報処理システム、ダイレクトメモリアクセス制御装置、プログラム |
Family Cites Families (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3585599A (en) * | 1968-07-09 | 1971-06-15 | Ibm | Universal system service adapter |
| US3581285A (en) * | 1968-11-20 | 1971-05-25 | Honeywell Inc | Keyboard to memory peripheral device |
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