JPS59178721A - 化合物半導体基板の処理方法 - Google Patents
化合物半導体基板の処理方法Info
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- JPS59178721A JPS59178721A JP5154083A JP5154083A JPS59178721A JP S59178721 A JPS59178721 A JP S59178721A JP 5154083 A JP5154083 A JP 5154083A JP 5154083 A JP5154083 A JP 5154083A JP S59178721 A JPS59178721 A JP S59178721A
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- 239000000758 substrate Substances 0.000 title claims abstract description 52
- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 150000001875 compounds Chemical class 0.000 title claims abstract description 15
- 238000000034 method Methods 0.000 claims abstract description 14
- 238000010438 heat treatment Methods 0.000 claims description 12
- 150000002500 ions Chemical class 0.000 claims description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 24
- 238000005468 ion implantation Methods 0.000 abstract description 12
- 238000005530 etching Methods 0.000 abstract description 7
- 238000001755 magnetron sputter deposition Methods 0.000 abstract description 3
- 230000004913 activation Effects 0.000 abstract description 2
- 230000001133 acceleration Effects 0.000 abstract 1
- 230000001681 protective effect Effects 0.000 description 8
- 230000005669 field effect Effects 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 238000003672 processing method Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000000137 annealing Methods 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 235000012431 wafers Nutrition 0.000 description 3
- 230000000052 comparative effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 241000036848 Porzana carolina Species 0.000 description 1
- 238000001069 Raman spectroscopy Methods 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- -1 silicon ions Chemical class 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（７）発明の技術分野
本発明は、化合物半導体、より詳しく述べるならば、化
合物半導体基板（ウェハ）のイオン注入前の処理に関す
るものである。
合物半導体基板（ウェハ）のイオン注入前の処理に関す
るものである。
（イ）従来技術と間融点
化合物半導体基板に所定の半導体デバイス（例えば、集
積回路）を製作するためには、半導体デバイスの基本構
成となる活性層領域を高精度に制御して形成することが
イオン注入によって行なわれている。
積回路）を製作するためには、半導体デバイスの基本構
成となる活性層領域を高精度に制御して形成することが
イオン注入によって行なわれている。
例えば、ＧａＡｓ集積回路の製作においては、通常、引
上げ法（ＬＥＣ法）による単結晶から得られたＧａＡｓ
基板へイオン注入法によってシリコン（Ｓｔ）を導入し
てｎ型活性層領域を形成している。
上げ法（ＬＥＣ法）による単結晶から得られたＧａＡｓ
基板へイオン注入法によってシリコン（Ｓｔ）を導入し
てｎ型活性層領域を形成している。
このイオン注入層の電気的特性は、電界効果型トランジ
スタのしきい値電圧（”ｖ’ｔｈ）で示すと第３図中破
線Ｂのように基板全体での不均一であり、そのためにＧ
ａＡｓ集積回路の歩留シが低い。この不均一性をウェハ
面内におけるしきい値電圧の標準偏差（’Ｖｔｈ ）’
Ｔ表わすと、７ｏないｊ、８０ｍＶ’Ｔある。このよ
うな不均一はＧａＡｓ基板面内での結晶欠陥である転位
密度（ＥＰＤ）４’Ｃ対応するエッチビット密度（個／
ｃ４）分布（第２図）と相関し。
スタのしきい値電圧（”ｖ’ｔｈ）で示すと第３図中破
線Ｂのように基板全体での不均一であり、そのためにＧ
ａＡｓ集積回路の歩留シが低い。この不均一性をウェハ
面内におけるしきい値電圧の標準偏差（’Ｖｔｈ ）’
Ｔ表わすと、７ｏないｊ、８０ｍＶ’Ｔある。このよ
うな不均一はＧａＡｓ基板面内での結晶欠陥である転位
密度（ＥＰＤ）４’Ｃ対応するエッチビット密度（個／
ｃ４）分布（第２図）と相関し。
ていることがわかる。
（つ）発明の目的
本発明の目的は、引上げ法による化合物半導体基板に形
成するイオン注入層をその電蜘儂性がより均一となるよ
うにして集積回路の製造歩留りを高めることである。
成するイオン注入層をその電蜘儂性がより均一となるよ
うにして集積回路の製造歩留りを高めることである。
に））発明の構成
上述の目的は、化合物半導体基板に所定のデパイスを形
成するためにイオン注入を行なう前に、その化合物半導
体基板を加熱処理する化合物半導体基板の処理方法によ
って達成される。
成するためにイオン注入を行なう前に、その化合物半導
体基板を加熱処理する化合物半導体基板の処理方法によ
って達成される。
化合物半導体基板を加熱する際には、ＧａＡｓならばＡ
３ ＋ ＩｎＰならばＰなどが基板から抜は出ないよう
にアルミニウム窒化Ｉｓ ＣＡ／−Ｎ）、シリコン酸化
膜（Ｓ １０２ ）、シリコン窒化膜（ＳｉｓＮ＋）な
どの保護膜を基板上に形成しておくことが望ましい。あ
るいは、加熱時の雰囲気にＡｓ、Ｐなどを含ませておい
て基板からの抜は出しを防止してもよい。
３ ＋ ＩｎＰならばＰなどが基板から抜は出ないよう
にアルミニウム窒化Ｉｓ ＣＡ／−Ｎ）、シリコン酸化
膜（Ｓ １０２ ）、シリコン窒化膜（ＳｉｓＮ＋）な
どの保護膜を基板上に形成しておくことが望ましい。あ
るいは、加熱時の雰囲気にＡｓ、Ｐなどを含ませておい
て基板からの抜は出しを防止してもよい。
本発明に係る処理方法での加熱の条件は、イオン注入後
のアニール温度と同じかそれよりも高くかつアニール時
間と同じかそれよりも長いのが好ましいが、加熱温度と
加熱時間との組合せによって結果を考慮してかなり自由
に設定することができる。例えばＧａＡｓ基板での加熱
条件は８００℃ならば約１時間であるいは９００℃なら
ば約１５分間である。
のアニール温度と同じかそれよりも高くかつアニール時
間と同じかそれよりも長いのが好ましいが、加熱温度と
加熱時間との組合せによって結果を考慮してかなり自由
に設定することができる。例えばＧａＡｓ基板での加熱
条件は８００℃ならば約１時間であるいは９００℃なら
ば約１５分間である。
（１） 発明の実施態様
以下、添付図面を参照して本発明の実施例および従来例
である比較例によって本発明をより詳しく説明する。
である比較例によって本発明をより詳しく説明する。
ＧａＡｓ基板１（厚さ： ４５０ ／ｌｔｎ ）を引上
は法単結晶（径：２イン力から切り出し、研摩し、鏡面
仕上げして用意する（第１ａ図）。研摩時に入ルア１［
］工層の除去ｖＣｕ Ｈ２３０，−： ）（，０：上り
、Ｏ，−＝８ ： １ ： １のエツチング液を使用す
る。この引上げ法によるＧａＡｓ基板の品質状態を調べ
るために、鏡面仕上げしまたＧａ Ａｓ基板を適当なエ
ッチビット用エツチング液にて処理して基板表面のビッ
ト密度を叡える。得られたエッチビット密度の基板面内
分布は第２図に示すようにＷ型にかなり不均一である。
は法単結晶（径：２イン力から切り出し、研摩し、鏡面
仕上げして用意する（第１ａ図）。研摩時に入ルア１［
］工層の除去ｖＣｕ Ｈ２３０，−： ）（，０：上り
、Ｏ，−＝８ ： １ ： １のエツチング液を使用す
る。この引上げ法によるＧａＡｓ基板の品質状態を調べ
るために、鏡面仕上げしまたＧａ Ａｓ基板を適当なエ
ッチビット用エツチング液にて処理して基板表面のビッ
ト密度を叡える。得られたエッチビット密度の基板面内
分布は第２図に示すようにＷ型にかなり不均一である。
不発明に係る処理方法にしたがってＧａＡｓ基板１を加
熱する前に、ＧａＡｓ基板１上にＡＩＮ保護膜２（厚さ
：１５０ｎｍ）’ｅマグネトロ／スパッタリング法で形
成する（＠１ｂ図）。そして、８５０℃の温度で３０分
間の加熱処理全フォーミングガ′ス雰囲気中にて行なう
。
熱する前に、ＧａＡｓ基板１上にＡＩＮ保護膜２（厚さ
：１５０ｎｍ）’ｅマグネトロ／スパッタリング法で形
成する（＠１ｂ図）。そして、８５０℃の温度で３０分
間の加熱処理全フォーミングガ′ス雰囲気中にて行なう
。
Ａ７Ｎ保穫膜２を適切なエツチング液にて除去し、再度
鏡面エツチングを行なう（第１ｃ図）。
鏡面エツチングを行なう（第１ｃ図）。
次に、鏡面エツチングしたＧａＡｓ基板１にシリコン（
Ｓｔ）イオンを加速電圧６０ ＫｅＶ、 ドーズ量１
、ＯＸ １０１２ｉ２ でイオン注入してドープ領域
（活性層）３を形成する（第１ｄ図）。
Ｓｔ）イオンを加速電圧６０ ＫｅＶ、 ドーズ量１
、ＯＸ １０１２ｉ２ でイオン注入してドープ領域
（活性層）３を形成する（第１ｄ図）。
ＧａＡｓ基板１上に再度ＭＮ保護膜４（厚さ：１５０ｎ
ｍ ）をマグネトロンスパッタリング法で形成する（第
１ｅ図）。次に、イオン注入後の活性化のために８５０
℃の温度で２０分間のアニーリングをフォーミンダカ゛
ス雰囲気中にて行なう。そして、ＡＩｊＮ保護膜４をエ
ツチング除去する。
ｍ ）をマグネトロンスパッタリング法で形成する（第
１ｅ図）。次に、イオン注入後の活性化のために８５０
℃の温度で２０分間のアニーリングをフォーミンダカ゛
ス雰囲気中にて行なう。そして、ＡＩｊＮ保護膜４をエ
ツチング除去する。
このＧａＡｓ基板１上にンー・スミ極５、ドレイン電極
６およびケ゛−ト電極７（第１ｆ図）を公知の工程で形
成して電界効果トランジスタを多数個基板全体にわたっ
て形成する。形成した電界効果トランジスタの寸法はケ
゛−ト長ｕ、ｇ）が１．５／Ｚｍ、ダート幅（Ｗｇ）が
２０μｍ、そしてソース・ドＶイン間距離（Ｌｓｎ ）
が５１１ｍである。これらトランジスタのしきい値電圧
（Ｖｔｈ） ’ｆｃ ＧａＡｓ基板１の全体にわたって
測定し、得られた結果は第３図の実ｉ１Ａに示すように
なる。しきい値電圧の平均値および標準偏差は、’Ｖｔ
ｈ ＝０４５８ Ｖ、 ’Ｖｔｈ ＝ ３５ｍＶである
。
６およびケ゛−ト電極７（第１ｆ図）を公知の工程で形
成して電界効果トランジスタを多数個基板全体にわたっ
て形成する。形成した電界効果トランジスタの寸法はケ
゛−ト長ｕ、ｇ）が１．５／Ｚｍ、ダート幅（Ｗｇ）が
２０μｍ、そしてソース・ドＶイン間距離（Ｌｓｎ ）
が５１１ｍである。これらトランジスタのしきい値電圧
（Ｖｔｈ） ’ｆｃ ＧａＡｓ基板１の全体にわたって
測定し、得られた結果は第３図の実ｉ１Ａに示すように
なる。しきい値電圧の平均値および標準偏差は、’Ｖｔ
ｈ ＝０４５８ Ｖ、 ’Ｖｔｈ ＝ ３５ｍＶである
。
本発明に係る加熱処理全行なわずに、第１ａ図のように
鏡面エツチングしたＧａＡｓ基板１を第１ｄ図に示され
るようにイオン注入処理し、以下前述した第１ｅ図およ
び第１ｆ図での工程を経て形成した同サイズの電界効果
トランジスタのしきい値電圧を従来比較例として測定す
る。得られた結果は第３図の破線Ｂに示すようになる。
鏡面エツチングしたＧａＡｓ基板１を第１ｄ図に示され
るようにイオン注入処理し、以下前述した第１ｅ図およ
び第１ｆ図での工程を経て形成した同サイズの電界効果
トランジスタのしきい値電圧を従来比較例として測定す
る。得られた結果は第３図の破線Ｂに示すようになる。
しきい値電圧の平均値および標準偏差はＶｔｈ ＝ ０
．１５５ Ｖ。
．１５５ Ｖ。
σｙｔｈ”’ ７２ ｒｎＶである。
第３図から明らかなように、′醜界製ｊ釆トランソスタ
のしきい値は不発明に従って熱処理をイオン注入ｍ」に
施こずことによってＧａＡｓ基板全面にわたってほぼ均
一となる。また、しきい値の標準偏差’ｖｔｈ は本
発明の場合には従来の場合と比べて約半分になっている
。
のしきい値は不発明に従って熱処理をイオン注入ｍ」に
施こずことによってＧａＡｓ基板全面にわたってほぼ均
一となる。また、しきい値の標準偏差’ｖｔｈ は本
発明の場合には従来の場合と比べて約半分になっている
。
上述した本発明の実施態様例では、ＡｆｆｌＮ保護膜を
２回形成しているが、Ｇａ Ａｓ基板上のＡｌｌ Ｎ保
膿膜を通してＧａＡｓ基板中にシリコンイオン全注入す
るようにすれば、１回のＡ７Ｎ保護膜形成で済ませるこ
ともできる。
２回形成しているが、Ｇａ Ａｓ基板上のＡｌｌ Ｎ保
膿膜を通してＧａＡｓ基板中にシリコンイオン全注入す
るようにすれば、１回のＡ７Ｎ保護膜形成で済ませるこ
ともできる。
ψ）発明の効果
本発明に係る化合物半導体基板の処理方法によって、イ
オン注入を利用して製作する半導体デバイスの電気特性
の与＝巻参均−性が向上してデバイス製作の歩留りが向
上できる。実施態様例では引上げ法によるＧａＡｓ基板
（ウェハ）の場合を説明したが、ＩｎＰ等の基板、ある
いは水平フリラマン法により形成されるＧａＡｓ基板又
はＩｎＰ 基板の場合であってもイオン注入前に加熱
処理することによって同様にその基板に製作するデバイ
スの電気的特性の均一化が図れる。
オン注入を利用して製作する半導体デバイスの電気特性
の与＝巻参均−性が向上してデバイス製作の歩留りが向
上できる。実施態様例では引上げ法によるＧａＡｓ基板
（ウェハ）の場合を説明したが、ＩｎＰ等の基板、ある
いは水平フリラマン法により形成されるＧａＡｓ基板又
はＩｎＰ 基板の場合であってもイオン注入前に加熱
処理することによって同様にその基板に製作するデバイ
スの電気的特性の均一化が図れる。
第１ａ図ないし第１ｆ図は、本発明に係る化合物半導体
基板の処理方法の工程を含んでいる半導体デバイスの製
造工程を説明するＧａＡｓ基板の概略断面図であシ、 第２図は引上げ法のＧａ Ａｓ基板のエッチビット密度
分布を示す図であり、 第３図は製作した電界効果トラン７スタのしきい値電田
のＧａＡｓ基板面内での変化を示す図である。 １ ・ＧａＡｓ基板、２ 、４ ・Ａ７Ｎ保嶺）漠、３
・イオン注入によるドープ領域、５・・・ソース１啄、
６・・・ドレイン電極、７・・・ケ゛−ト電極。 特許出願人 富士通株式会社 特許出１代琲人 弁理士 青 木 朗 弁理士 西 舘 和 之 弁理士 内 １） 幸 男 弁理士 山 口 昭 之 第１０面 第１ｂ回 第１ｃ回 第２図 第３国 距離（ｍｍ） ２０ １０ ０ １０ ２０距離（ｍｍ）
基板の処理方法の工程を含んでいる半導体デバイスの製
造工程を説明するＧａＡｓ基板の概略断面図であシ、 第２図は引上げ法のＧａ Ａｓ基板のエッチビット密度
分布を示す図であり、 第３図は製作した電界効果トラン７スタのしきい値電田
のＧａＡｓ基板面内での変化を示す図である。 １ ・ＧａＡｓ基板、２ 、４ ・Ａ７Ｎ保嶺）漠、３
・イオン注入によるドープ領域、５・・・ソース１啄、
６・・・ドレイン電極、７・・・ケ゛−ト電極。 特許出願人 富士通株式会社 特許出１代琲人 弁理士 青 木 朗 弁理士 西 舘 和 之 弁理士 内 １） 幸 男 弁理士 山 口 昭 之 第１０面 第１ｂ回 第１ｃ回 第２図 第３国 距離（ｍｍ） ２０ １０ ０ １０ ２０距離（ｍｍ）
Claims (1)
- １、化合物半導体基板を加熱処理する工程、前記加熱処
理の後前記化合物半導体基板にイオン注入を行なう工程
を備えてなることを特徴とする化合物半導体基板の処理
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5154083A JPS59178721A (ja) | 1983-03-29 | 1983-03-29 | 化合物半導体基板の処理方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5154083A JPS59178721A (ja) | 1983-03-29 | 1983-03-29 | 化合物半導体基板の処理方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59178721A true JPS59178721A (ja) | 1984-10-11 |
Family
ID=12889854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5154083A Pending JPS59178721A (ja) | 1983-03-29 | 1983-03-29 | 化合物半導体基板の処理方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59178721A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6057923A (ja) * | 1983-09-09 | 1985-04-03 | Nippon Telegr & Teleph Corp <Ntt> | 化合物半導体結晶の均質化方法 |
| JPS61199641A (ja) * | 1985-02-28 | 1986-09-04 | Oki Electric Ind Co Ltd | 化合物半導体素子の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57103316A (en) * | 1980-12-19 | 1982-06-26 | Toshiba Corp | Manufacture of compound semiconductor device |
| JPS5840818A (ja) * | 1981-09-03 | 1983-03-09 | Nec Corp | 不純物の導入方法 |
-
1983
- 1983-03-29 JP JP5154083A patent/JPS59178721A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57103316A (en) * | 1980-12-19 | 1982-06-26 | Toshiba Corp | Manufacture of compound semiconductor device |
| JPS5840818A (ja) * | 1981-09-03 | 1983-03-09 | Nec Corp | 不純物の導入方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6057923A (ja) * | 1983-09-09 | 1985-04-03 | Nippon Telegr & Teleph Corp <Ntt> | 化合物半導体結晶の均質化方法 |
| JPS61199641A (ja) * | 1985-02-28 | 1986-09-04 | Oki Electric Ind Co Ltd | 化合物半導体素子の製造方法 |
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