JPH06236976A - Ｓｏｉ及びその構成方法 - Google Patents
Ｓｏｉ及びその構成方法Info
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- JPH06236976A JPH06236976A JP5266616A JP26661693A JPH06236976A JP H06236976 A JPH06236976 A JP H06236976A JP 5266616 A JP5266616 A JP 5266616A JP 26661693 A JP26661693 A JP 26661693A JP H06236976 A JPH06236976 A JP H06236976A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76243—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using silicon implanted buried insulating layers, e.g. oxide layers, i.e. SIMOX techniques
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Abstract
(57)【要約】
【目的】 ＳＯＩ構造の構成方法を提供する。
【構成】 所定の厚さの犠牲層１２が最初に半導体ウェ
ハ１０の表面上に形成される。次にウェハ１０をイオン
打込工程へ送り半導体ウェハの表面下所定の深さにイオ
ン１６を配置する。打込工程中に、犠牲層１２はスパッ
タにより徐々に除去されて注入イオン１６の体積による
シリコン表面の漸進的成長が補償される。打込後アニー
ルを行ってイオン１６を半導体と反応させて埋込絶縁層
２４を形成することができる。
ハ１０の表面上に形成される。次にウェハ１０をイオン
打込工程へ送り半導体ウェハの表面下所定の深さにイオ
ン１６を配置する。打込工程中に、犠牲層１２はスパッ
タにより徐々に除去されて注入イオン１６の体積による
シリコン表面の漸進的成長が補償される。打込後アニー
ルを行ってイオン１６を半導体と反応させて埋込絶縁層
２４を形成することができる。
Description
【０００１】
【産業上の利用分野】本発明は一般的に半導体の製造分
野に関し、特にＳＯＩ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ−
ｏｎ−ｉｎｓｕｌａｔｏｒ）及びその構成方法に関す
る。
野に関し、特にＳＯＩ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ−
ｏｎ−ｉｎｓｕｌａｔｏｒ）及びその構成方法に関す
る。
【０００２】本発明はオハイオ州４５４３３−６５０
３、ディトンの空軍省、航空軍集団、航空局／ＰＭＲＲ
Ｃ、ライトパターソン空軍基地との契約＃Ｆ３３６１５
−８９−Ｃ−５７１４の元で政府の支援を受けてなされ
たものである。本発明は政府がある種の権利を有してい
る。
３、ディトンの空軍省、航空軍集団、航空局／ＰＭＲＲ
Ｃ、ライトパターソン空軍基地との契約＃Ｆ３３６１５
−８９−Ｃ−５７１４の元で政府の支援を受けてなされ
たものである。本発明は政府がある種の権利を有してい
る。
【０００３】
【従来の技術】ＳＯＩ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ−
ｏｎ−ｉｎｓｕｌａｔｏｒもしくはｓｉｌｉｃｏｎ−ｏ
ｎ−ｉｎｓｕｌａｔｏｒ）技術は高電圧応用、高放射応
用、および同じウェハ上に高電流および電圧デバイスと
低電圧および電流デバイスが形成されるスマートパワー
応用に採用される有望な技術として期待されている。Ｓ
ＯＩ技術ではデバイスは従来のデバイスにおけるｐｎ接
合ではなく絶縁体により完全に包囲すなわち分離されて
いる。
ｏｎ−ｉｎｓｕｌａｔｏｒもしくはｓｉｌｉｃｏｎ−ｏ
ｎ−ｉｎｓｕｌａｔｏｒ）技術は高電圧応用、高放射応
用、および同じウェハ上に高電流および電圧デバイスと
低電圧および電流デバイスが形成されるスマートパワー
応用に採用される有望な技術として期待されている。Ｓ
ＯＩ技術ではデバイスは従来のデバイスにおけるｐｎ接
合ではなく絶縁体により完全に包囲すなわち分離されて
いる。
【０００４】現在実行可能なＳＯＩ製造工程には２枚の
酸化シリコンウェハを互いに溶融するウェハ接合が含ま
れている。シリコンの外面の一方に化学研磨、エッチン
グもしくは機械的ラッピングが施されて所定厚とされ
る。ウェハ接合に伴う欠点の一つは得られる最小厚およ
びウェハ全体の厚さの均一性が制限されることである。
さらに、ウェハ接合は微粒子の存在により接合面に生じ
るボイドの影響を決定的に受ける。
酸化シリコンウェハを互いに溶融するウェハ接合が含ま
れている。シリコンの外面の一方に化学研磨、エッチン
グもしくは機械的ラッピングが施されて所定厚とされ
る。ウェハ接合に伴う欠点の一つは得られる最小厚およ
びウェハ全体の厚さの均一性が制限されることである。
さらに、ウェハ接合は微粒子の存在により接合面に生じ
るボイドの影響を決定的に受ける。
【０００５】ウェハ接合に替るものとしてＳＩＭＯＸ
（Ｓｅｐａｒｅｔｉｏｎ ｂｙ ＩＭｐｌａｎｔｅｄ
ＯＸｙｇｅｎ）法がある。ＳＩＭＯＸ法ではシリコンに
酸素を打ち込むことによりＳｉＯ2 すなわち酸化シリコ
ンの埋込層が生成される。本技術では高ドースの酸素イ
オンをシリコンウェハへ向けて高い運動エネルギとなる
まで加速してシリコン内の充分な深さに打ち込む必要が
ある。それに続くアニールステップにより注入された酸
素イオンはシリコンとの反応を完了して化学量論的酸化
シリコンの連続的な埋込層を形成することができる。そ
の結果、埋込酸化膜層は適切な厚さの表面シリコン層の
近くに配置され、バルクシリコン層は酸化膜層の近くに
配置される。しかしながら、この工程ではバルクシリコ
ン界面近くの埋込酸化膜層内に望ましくないシリコン島
領域すなわち混在物が生成される。埋込酸化膜内にシリ
コン混在物が存在するとデバイスの絶縁破壊電圧が結果
的に低下する。さらに、シリコン混在物により放射によ
り生じるキャリアが捕捉されて回路の放射硬度が有効に
低下する。
（Ｓｅｐａｒｅｔｉｏｎ ｂｙ ＩＭｐｌａｎｔｅｄ
ＯＸｙｇｅｎ）法がある。ＳＩＭＯＸ法ではシリコンに
酸素を打ち込むことによりＳｉＯ2 すなわち酸化シリコ
ンの埋込層が生成される。本技術では高ドースの酸素イ
オンをシリコンウェハへ向けて高い運動エネルギとなる
まで加速してシリコン内の充分な深さに打ち込む必要が
ある。それに続くアニールステップにより注入された酸
素イオンはシリコンとの反応を完了して化学量論的酸化
シリコンの連続的な埋込層を形成することができる。そ
の結果、埋込酸化膜層は適切な厚さの表面シリコン層の
近くに配置され、バルクシリコン層は酸化膜層の近くに
配置される。しかしながら、この工程ではバルクシリコ
ン界面近くの埋込酸化膜層内に望ましくないシリコン島
領域すなわち混在物が生成される。埋込酸化膜内にシリ
コン混在物が存在するとデバイスの絶縁破壊電圧が結果
的に低下する。さらに、シリコン混在物により放射によ
り生じるキャリアが捕捉されて回路の放射硬度が有効に
低下する。
【０００６】望ましくないシリコン混在物を除去する方
法が知られている。第１の方法には多数の打込みおよび
アニールステップが含まれている。うまい方法ではある
が、この方法ではＳＩＭＯＸ工程に製造コストおよび時
間が付加されることになる。第２の方法にはイオン打込
みエネルギを高めることが含まれる。打込み中に、通常
打込みビームエネルギによるウェハの加熱が行われる。
エネルギが低いと打込み中のウェハ温度が低くなる。正
規のビームエネルギはイオン打込みを生じるための実際
的な上限でもある。表面シリコン結晶度を維持するのに
およそ６００℃のウェハ温度を必要とするため、打込み
エネルギの変動によりウェハ結晶度は直接影響を受け
る。したがって、付加的な温度および打込みエネルギ監
視および補償方法を考慮し採用しなければならない。
法が知られている。第１の方法には多数の打込みおよび
アニールステップが含まれている。うまい方法ではある
が、この方法ではＳＩＭＯＸ工程に製造コストおよび時
間が付加されることになる。第２の方法にはイオン打込
みエネルギを高めることが含まれる。打込み中に、通常
打込みビームエネルギによるウェハの加熱が行われる。
エネルギが低いと打込み中のウェハ温度が低くなる。正
規のビームエネルギはイオン打込みを生じるための実際
的な上限でもある。表面シリコン結晶度を維持するのに
およそ６００℃のウェハ温度を必要とするため、打込み
エネルギの変動によりウェハ結晶度は直接影響を受け
る。したがって、付加的な温度および打込みエネルギ監
視および補償方法を考慮し採用しなければならない。
【０００７】
【発明が解決しようとする課題】したがって本質的にシ
リコン混在物の無い埋込酸化膜層をシリコン中に形成す
るＳＯＩ法を提供することが望ましい。さらに、この方
法はコストおよび時間を考慮して従来のＩＣ製造ステッ
プとは異なる処理ステップを必要としないことが望まし
い。
リコン混在物の無い埋込酸化膜層をシリコン中に形成す
るＳＯＩ法を提供することが望ましい。さらに、この方
法はコストおよび時間を考慮して従来のＩＣ製造ステッ
プとは異なる処理ステップを必要としないことが望まし
い。
【０００８】
【課題を解決するための手段】本発明により、従来の製
造方法に伴う欠点や問題が実質的に解消もしくは緩和さ
れるＳＯＩの構成方法が提供される。
造方法に伴う欠点や問題が実質的に解消もしくは緩和さ
れるＳＯＩの構成方法が提供される。
【０００９】本発明の一面によれば、所定の厚さの犠牲
層（ｓａｃｒｉｆｉｃｉａｌ ｌａｙｅｒ）が最初に半
導体ウェハの表面上に形成される。次にウェハをイオン
打込工程に送って半導体ウェハの表面下所定の深さにイ
オンを配置する。打込工程中に、犠牲層は徐々にスパッ
タにより除去されて注入されたイオンの体積によるシリ
コン表面の漸進的な成長が補償される。打込後アニール
を行って注入されたイオンが半導体と反応して埋込絶縁
層を形成できるようにされる。
層（ｓａｃｒｉｆｉｃｉａｌ ｌａｙｅｒ）が最初に半
導体ウェハの表面上に形成される。次にウェハをイオン
打込工程に送って半導体ウェハの表面下所定の深さにイ
オンを配置する。打込工程中に、犠牲層は徐々にスパッ
タにより除去されて注入されたイオンの体積によるシリ
コン表面の漸進的な成長が補償される。打込後アニール
を行って注入されたイオンが半導体と反応して埋込絶縁
層を形成できるようにされる。
【００１０】本発明の別の特徴によれば、犠牲層はおよ
そ１２００〜１６００Å厚の酸化シリコン層とされる。
そ１２００〜１６００Å厚の酸化シリコン層とされる。
【００１１】本発明のさらに別の特徴によれば、埋込絶
縁体層はシリコンウェハの表面下およそ１６００Åでお
よそ４０００Å厚とされる。
縁体層はシリコンウェハの表面下およそ１６００Åでお
よそ４０００Å厚とされる。
【００１２】本発明の重要な技術的利点は埋込絶縁体す
なわち酸化シリコン層中のシリコン混在物を除去するこ
とによりＳＯＩ構造上に形成されるデバイスおよび回路
の動作特性が改善されることである。
なわち酸化シリコン層中のシリコン混在物を除去するこ
とによりＳＯＩ構造上に形成されるデバイスおよび回路
の動作特性が改善されることである。
【００１３】
【実施例】さまざまな図面の同じおよび対応する部分に
は同じ番号を使用している図１〜図３を参照すれば、本
発明の実施例およびその利点を良く理解することができ
る。図面を参照して、図１は本発明の教示に従った第１
の製造ステップにおけるウェハ１０の断面を示す。図に
おいて図形は自由縮尺とされており、明確にするために
ある種の寸法は著しく誇張されたり縮小されている。代
表的にウェハ１０は従来寸法のシリコンウェハである。
所定の厚さの犠牲層１２がウェハ１０の頂部に形成され
る。犠牲層１２の材料および厚さは製造工程中にそれが
果す目的によって定まり図２に関して後記する。
は同じ番号を使用している図１〜図３を参照すれば、本
発明の実施例およびその利点を良く理解することができ
る。図面を参照して、図１は本発明の教示に従った第１
の製造ステップにおけるウェハ１０の断面を示す。図に
おいて図形は自由縮尺とされており、明確にするために
ある種の寸法は著しく誇張されたり縮小されている。代
表的にウェハ１０は従来寸法のシリコンウェハである。
所定の厚さの犠牲層１２がウェハ１０の頂部に形成され
る。犠牲層１２の材料および厚さは製造工程中にそれが
果す目的によって定まり図２に関して後記する。
【００１４】図２に示すように、ウェハ１０の表面は打
込ステップにおいて加速されたイオン１６により衝撃さ
れる。ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ ＩＭ
ｐｌａｎｔｅｄ ＯＸｇｅｎ）工程における代表的なイ
オン打込パラメータを使用することができる。例えば、
酸素イオン打込の場合には、２００ＫｅＶのエネルギ、
４０ｍＡのビーム電流および１．８×１０18cm-2のドー
スが代表的な打込もパラメータとなる。この目的のため
に窒素イオンを使用して埋込窒化シリコン層を形成する
こともできる。さらに、表面ウェハ温度をおよそ６００
℃以上に維持して表面シリコン転位を最少限に抑える。
一般的に打込工程は６時間を要しその間にイオンはシリ
コンウェハの表面下所定の深さに埋め込まれる。注入イ
オンの深さは打込エネルギおよび犠牲層１２の残りの厚
さによって決まる。
込ステップにおいて加速されたイオン１６により衝撃さ
れる。ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ ＩＭ
ｐｌａｎｔｅｄ ＯＸｇｅｎ）工程における代表的なイ
オン打込パラメータを使用することができる。例えば、
酸素イオン打込の場合には、２００ＫｅＶのエネルギ、
４０ｍＡのビーム電流および１．８×１０18cm-2のドー
スが代表的な打込もパラメータとなる。この目的のため
に窒素イオンを使用して埋込窒化シリコン層を形成する
こともできる。さらに、表面ウェハ温度をおよそ６００
℃以上に維持して表面シリコン転位を最少限に抑える。
一般的に打込工程は６時間を要しその間にイオンはシリ
コンウェハの表面下所定の深さに埋め込まれる。注入イ
オンの深さは打込エネルギおよび犠牲層１２の残りの厚
さによって決まる。
【００１５】イオン１６が犠牲層１２の表面に衝突する
と、犠牲層１２は衝撃により徐々にスパッタされて除去
される。したがって、打込工程が終了に近くなるまで犠
牲層１２の厚さは徐々に減少する。犠牲層１２の厚さが
徐々に減少することにより注入イオン１８のピーク濃度
はウェハ１０の表面からほぼ一定の間隔がとられる。す
なわち、注入イオン１８の体積によりウェハ１０の表面
が外側へ押されるが、注入イオン１８の深さは実質的に
一定とされる。実際上、犠牲層１２が徐々に薄くなるこ
とによりウェハ表面の漸進的な成長が実質的に補償され
る。注入イオン１８によりウェハ１０は表面シリコン層
２０とバルクシリコン層２２へ分離される。
と、犠牲層１２は衝撃により徐々にスパッタされて除去
される。したがって、打込工程が終了に近くなるまで犠
牲層１２の厚さは徐々に減少する。犠牲層１２の厚さが
徐々に減少することにより注入イオン１８のピーク濃度
はウェハ１０の表面からほぼ一定の間隔がとられる。す
なわち、注入イオン１８の体積によりウェハ１０の表面
が外側へ押されるが、注入イオン１８の深さは実質的に
一定とされる。実際上、犠牲層１２が徐々に薄くなるこ
とによりウェハ表面の漸進的な成長が実質的に補償され
る。注入イオン１８によりウェハ１０は表面シリコン層
２０とバルクシリコン層２２へ分離される。
【００１６】実施例において、犠牲層１２は１４００Å
の熱成長酸化シリコン層である。しかしながら、犠牲層
１２の材料および厚さは２つの条件によってのみ制限さ
れる。第１に、犠牲層１２の材料および厚さは打込み中
に漸進的な薄層化だけを行って、犠牲層１２を完全もし
くはほぼ完全にスパッタにより除去するのに実質的に全
打込期間を必要とするようにしなければならない。した
がって、犠牲層１２の厚さは所与の打込パラメータによ
る推定スパッタ率に依存する。前記パラメータにより打
込手順を実施する場合には１２００〜１５００Åの厚さ
が適切であることが判っている。
の熱成長酸化シリコン層である。しかしながら、犠牲層
１２の材料および厚さは２つの条件によってのみ制限さ
れる。第１に、犠牲層１２の材料および厚さは打込み中
に漸進的な薄層化だけを行って、犠牲層１２を完全もし
くはほぼ完全にスパッタにより除去するのに実質的に全
打込期間を必要とするようにしなければならない。した
がって、犠牲層１２の厚さは所与の打込パラメータによ
る推定スパッタ率に依存する。前記パラメータにより打
込手順を実施する場合には１２００〜１５００Åの厚さ
が適切であることが判っている。
【００１７】第２に、犠牲層１２を構成する材料はウェ
ハ１０を汚染できるものであってはならない。例えば、
酸化シリコン、窒化シリコン、多結晶シリコン、その他
の材料がこの目的に適している。さらに、犠牲層１２は
堆積、熱成長もしくは任意他の適切な製造方法により形
成することができる。
ハ１０を汚染できるものであってはならない。例えば、
酸化シリコン、窒化シリコン、多結晶シリコン、その他
の材料がこの目的に適している。さらに、犠牲層１２は
堆積、熱成長もしくは任意他の適切な製造方法により形
成することができる。
【００１８】図３を参照して、打込工程に続くアニール
工程の後のウェーハ１０を示す。通常、適切な厚さ（図
示せぬ）保護酸化膜層がアニールを行う前にウェーハ表
面上に堆積される。打込後アニールは例えば窒素、好ま
しくは酸素１％アルゴン、の中性雰囲気中でおよそ３〜
５時間行われる。アニール温度はおよそ１３２５℃であ
るが、材料条件に従って変えることができる。アニール
中に、表面シリコン２０中の過剰酸素はシリコンから外
へ拡散することができ、注入酸素イオン１８とシリコン
の反応により化学量論的酸化膜層２４の連続した埋込層
が形成される。
工程の後のウェーハ１０を示す。通常、適切な厚さ（図
示せぬ）保護酸化膜層がアニールを行う前にウェーハ表
面上に堆積される。打込後アニールは例えば窒素、好ま
しくは酸素１％アルゴン、の中性雰囲気中でおよそ３〜
５時間行われる。アニール温度はおよそ１３２５℃であ
るが、材料条件に従って変えることができる。アニール
中に、表面シリコン２０中の過剰酸素はシリコンから外
へ拡散することができ、注入酸素イオン１８とシリコン
の反応により化学量論的酸化膜層２４の連続した埋込層
が形成される。
【００１９】こうして得られるＳＯＩ構造はおよそ１６
００〜２０００Å厚（ｌs ）の表面シリコン２０、およ
び高電圧および高放射応用に適したおよそ４０００Å厚
（ｌ 0 ）の埋込絶縁層である。代表的なＳＩＭＯＸ工程
では、打込工程の終りにバルクシリコン２２から注入イ
オン領域１８へ延在するむき出しの指状シリコンが見ら
れる。後のアニール工程によりこれらの指状シリコンは
層２４とバルクシリコン２２間の界面３０近くで埋込酸
化膜層２４内に小さなシリコン島領域すなわち混在物を
形成するようにされる。本発明により界面３０にこのよ
うなシリコン混在物が無くしたがってそれに伴う問題点
や欠点が解消されるＳＯＩ構造の構成方法が提供され
る。
００〜２０００Å厚（ｌs ）の表面シリコン２０、およ
び高電圧および高放射応用に適したおよそ４０００Å厚
（ｌ 0 ）の埋込絶縁層である。代表的なＳＩＭＯＸ工程
では、打込工程の終りにバルクシリコン２２から注入イ
オン領域１８へ延在するむき出しの指状シリコンが見ら
れる。後のアニール工程によりこれらの指状シリコンは
層２４とバルクシリコン２２間の界面３０近くで埋込酸
化膜層２４内に小さなシリコン島領域すなわち混在物を
形成するようにされる。本発明により界面３０にこのよ
うなシリコン混在物が無くしたがってそれに伴う問題点
や欠点が解消されるＳＯＩ構造の構成方法が提供され
る。
【００２０】本発明について詳細に説明を行ってきた
が、特許請求の範囲に明示された発明の精神および範囲
を逸脱することなくさまざまな変更、置換および修正が
可能である。以上の説明に関して更に以下の項を開示す
る。
が、特許請求の範囲に明示された発明の精神および範囲
を逸脱することなくさまざまな変更、置換および修正が
可能である。以上の説明に関して更に以下の項を開示す
る。
【００２１】（１） ＳＯＩ（ｓｅｍｉｃｏｎｄｕｃｔ
ｏｒ−ｏｎ−ｉｎｓｕｌａｔｏｒ）の構成方法におい
て、所定の厚さの犠牲層を半導体ウェハの表面上に形成
するステップと、所定のドースのイオンを前記半導体ウ
ェハの表面下所定の深さに打ち込んで前記犠牲層を前記
イオンによりスパッタして徐々に除去するステップと、
前記半導体ウェハを所定の温度でアニールする、ステッ
プとからなるＳＯＩの構成方法。
ｏｒ−ｏｎ−ｉｎｓｕｌａｔｏｒ）の構成方法におい
て、所定の厚さの犠牲層を半導体ウェハの表面上に形成
するステップと、所定のドースのイオンを前記半導体ウ
ェハの表面下所定の深さに打ち込んで前記犠牲層を前記
イオンによりスパッタして徐々に除去するステップと、
前記半導体ウェハを所定の温度でアニールする、ステッ
プとからなるＳＯＩの構成方法。
【００２２】（２） 第（１）項記載の方法において、
さらに前記アニールステップの前に前記半導体ウェハの
表面上に保護層を形成するステップからなるＳＯＩの構
成方法。
さらに前記アニールステップの前に前記半導体ウェハの
表面上に保護層を形成するステップからなるＳＯＩの構
成方法。
【００２３】（３） 第（２）項記載の方法において、
前記保護層形成ステップには前記半導体の表面上に酸化
膜層を堆積させることが含まれるＳＯＩの構成方法。
前記保護層形成ステップには前記半導体の表面上に酸化
膜層を堆積させることが含まれるＳＯＩの構成方法。
【００２４】（４） 第（１）項記載の方法において、
前記犠牲層形成ステップには前記半導体の表面上に酸化
シリコン層を成長させることが含まれるＳＯＩの構成方
法。
前記犠牲層形成ステップには前記半導体の表面上に酸化
シリコン層を成長させることが含まれるＳＯＩの構成方
法。
【００２５】（５） 第（１）項記載の方法において、
前記犠牲層形成ステップにはおよそ１２００〜１５００
Å厚の酸化膜を前記半導体ウェハの表面上に成長させる
ことが含まれるＳＯＩの構成方法。
前記犠牲層形成ステップにはおよそ１２００〜１５００
Å厚の酸化膜を前記半導体ウェハの表面上に成長させる
ことが含まれるＳＯＩの構成方法。
【００２６】（６） 第（１）項記載の方法において、
前記犠牲層形成ステップには前記打込ステップ中に前記
膜の大部分がスパッタにより除去されるような厚さおよ
び材料特性を有する膜を形成することが含まれるＳＯＩ
の構成方法。
前記犠牲層形成ステップには前記打込ステップ中に前記
膜の大部分がスパッタにより除去されるような厚さおよ
び材料特性を有する膜を形成することが含まれるＳＯＩ
の構成方法。
【００２７】（７） 第（１）項記載の方法において、
前記犠牲層形成ステップには窒化シリコン層を成長させ
ることが含まれるＳＯＩの構成方法。
前記犠牲層形成ステップには窒化シリコン層を成長させ
ることが含まれるＳＯＩの構成方法。
【００２８】（８） 第（１）項記載の方法において、
前記イオン打込ステップにはおよそ１．８×１０18cm-2
のドースを有する酸素イオンを前記犠牲層へ打ち込み、
前記酸素イオンを前記半導体ウェハの表面下およそ１６
００〜５６００Åに打ち込むことが含まれるＳＯＩの構
成方法。
前記イオン打込ステップにはおよそ１．８×１０18cm-2
のドースを有する酸素イオンを前記犠牲層へ打ち込み、
前記酸素イオンを前記半導体ウェハの表面下およそ１６
００〜５６００Åに打ち込むことが含まれるＳＯＩの構
成方法。
【００２９】（９） 第（８）項記載の方法において、
前記イオン打込ステップにはさらに窒素イオンを打ち込
むことが含まれるＳＯＩの構成方法。
前記イオン打込ステップにはさらに窒素イオンを打ち込
むことが含まれるＳＯＩの構成方法。
【００３０】（１０） 第（１）項記載の方法におい
て、さらに前記打込ステップ中に前記半導体ウェハをお
よそ６００℃の表面温度まで加熱するステップからなる
ＳＯＩの構成方法。
て、さらに前記打込ステップ中に前記半導体ウェハをお
よそ６００℃の表面温度まで加熱するステップからなる
ＳＯＩの構成方法。
【００３１】（１１） 第（１）項記載の方法におい
て、前記アニールステップには前記半導体ウェハを中性
雰囲気中で少くとも１１００℃で加熱することが含まれ
るＳＯＩの構成方法。
て、前記アニールステップには前記半導体ウェハを中性
雰囲気中で少くとも１１００℃で加熱することが含まれ
るＳＯＩの構成方法。
【００３２】（１２） 半導体ウェハ内のＳＯＩ（ｓｅ
ｍｉｃｏｎｄｕｃｔｏｒ−ｏｎ−ｉｎｓｕｌａｔｏｒ）
において、該ＳＯＩは、所定の厚さの犠牲層を前記半導
体ウェハの表面上に形成し、前記半導体ウェハに酸素イ
オンを打ち込み、前記犠牲層を前記酸素イオンにより徐
々にスパッタして除去し、前記半導体ウェハを高温でア
ニールして構成された前記半導体ウェハの表面下所定の
深さの埋込酸化膜層を有し、前記埋込酸化膜層は実質的
に混在物を含まないＳＯＩ。
ｍｉｃｏｎｄｕｃｔｏｒ−ｏｎ−ｉｎｓｕｌａｔｏｒ）
において、該ＳＯＩは、所定の厚さの犠牲層を前記半導
体ウェハの表面上に形成し、前記半導体ウェハに酸素イ
オンを打ち込み、前記犠牲層を前記酸素イオンにより徐
々にスパッタして除去し、前記半導体ウェハを高温でア
ニールして構成された前記半導体ウェハの表面下所定の
深さの埋込酸化膜層を有し、前記埋込酸化膜層は実質的
に混在物を含まないＳＯＩ。
【００３３】（１３） シリコンウェハ内のＳＯＩにお
いて、該ＳＯＩは前記ウェハの表面を形成するおよそ１
６００Å厚の表面シリコン層と、少くとも１４００Å厚
の犠牲酸化膜層を前記ウェハの表面上に形成し高ドース
の酸素イオンを前記ウェハへ打ち込み前記犠牲酸化膜層
を前記酸素イオンにより徐々にスパッタして除去し前記
半導体ウェハを高温でアニールして構成された前記ウェ
ハの前記表面下埋込まれた少くとも３５００Å厚の酸化
膜層と、前記酸化膜層の下の基板シリコンからなり、前
記埋込酸化膜層は前記埋込酸化膜層と基板シリコン層の
界面近くに実質的に混在物を含まないＳＯＩ。
いて、該ＳＯＩは前記ウェハの表面を形成するおよそ１
６００Å厚の表面シリコン層と、少くとも１４００Å厚
の犠牲酸化膜層を前記ウェハの表面上に形成し高ドース
の酸素イオンを前記ウェハへ打ち込み前記犠牲酸化膜層
を前記酸素イオンにより徐々にスパッタして除去し前記
半導体ウェハを高温でアニールして構成された前記ウェ
ハの前記表面下埋込まれた少くとも３５００Å厚の酸化
膜層と、前記酸化膜層の下の基板シリコンからなり、前
記埋込酸化膜層は前記埋込酸化膜層と基板シリコン層の
界面近くに実質的に混在物を含まないＳＯＩ。
【００３４】（１４） ＳＯＩの構成方法において、該
方法は次のステップすなわち、所定の厚さの犠牲層を半
導体ウェハの表面上に形成し、所定のドースのイオンを
前記半導体ウェハにその表面下所定の深さに打ち込み前
記イオンのスパッタリングによる前記犠牲層の厚さの漸
減により打込み深さを実質的に一定に保持し、前記半導
体ウェハを中性雰囲気中において高温でアニールする、
ことからなるＳＯＩの構成方法。
方法は次のステップすなわち、所定の厚さの犠牲層を半
導体ウェハの表面上に形成し、所定のドースのイオンを
前記半導体ウェハにその表面下所定の深さに打ち込み前
記イオンのスパッタリングによる前記犠牲層の厚さの漸
減により打込み深さを実質的に一定に保持し、前記半導
体ウェハを中性雰囲気中において高温でアニールする、
ことからなるＳＯＩの構成方法。
【００３５】（１５） ＳＯＩの構成方法が提供され
る。所定の厚さの犠牲層が最初に半導体ウェハの表面上
に形成される。次にウェハをイオン打込工程へ送って半
導体ウェハの表面下所定の深さにイオンを配置する。打
込工程中に、犠牲層が徐々にスパッタにより除去されて
注入イオンの体積によるシリコン表面の漸進的な成長が
補償される。打込後アニールを行ってイオンが半導体と
反応して埋込絶縁層を形成することができる。
る。所定の厚さの犠牲層が最初に半導体ウェハの表面上
に形成される。次にウェハをイオン打込工程へ送って半
導体ウェハの表面下所定の深さにイオンを配置する。打
込工程中に、犠牲層が徐々にスパッタにより除去されて
注入イオンの体積によるシリコン表面の漸進的な成長が
補償される。打込後アニールを行ってイオンが半導体と
反応して埋込絶縁層を形成することができる。
【図１】製造の第１ステップにおけるウェハの断面図。
【図２】製造の第２ステップにおけるウェハの断面図。
【図３】本発明の教示に従って製造されるＳＯＩ構造を
有するウェハの断面図。
有するウェハの断面図。
１０ ウェハ １２ 犠牲層 １６ イオン １８ 注入イオン ２０ 表面シリコン層 ２２ バルクシリコン層 ２４ 埋込酸化膜層 ３０ 界面
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/00 ３０１ Ｓ 8418−4Ｍ (72)発明者 ハロルド エィチ．ホサック アメリカ合衆国テキサス州ダラス，ビスタ ウィロー ドライブ 6911
Claims (2)
- 【請求項１】 ＳＯＩ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ−
ｏｎ−ｉｎｓｕｌａｔｏｒ）の構成方法において、 所定の厚さの犠牲（ｓａｃｒｉｆｉｃｉａｌ）層を半導
体ウェハの表面上に形成する工程と、 前記半導体ウェハの表面下所定の深さに所定ドースのイ
オンを打ち込んで前記犠牲層を前記イオンによりスパッ
タして徐々に除去する工程と、 前記半導体ウェハを所定の温度でアニールする工程とか
らなるＳＯＩの構成方法。 - 【請求項２】 半導体ウェハ内のＳＯＩにおいて、該Ｓ
ＯＩは、所定の厚さの犠牲層を前記半導体ウェハの表面
上に形成し、前記半導体ウェハへ酸素イオンを打ち込ん
で前記犠牲層を前記酸素イオンによりスパッタして徐々
に除去し次に前記半導体ウェハを高温でアニールするこ
とにより構成される前記半導体ウェハの表面下所定の深
さにある埋込酸化膜層を有し、前記酸化膜層には実質的
に混在物が無い半導体ウェハ内のＳＯＩ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US966236 | 1992-10-26 | ||
| US07/966,236 US5429955A (en) | 1992-10-26 | 1992-10-26 | Method for constructing semiconductor-on-insulator |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06236976A true JPH06236976A (ja) | 1994-08-23 |
Family
ID=25511093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5266616A Pending JPH06236976A (ja) | 1992-10-26 | 1993-10-25 | Ｓｏｉ及びその構成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5429955A (ja) |
| EP (1) | EP0595233A3 (ja) |
| JP (1) | JPH06236976A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007142135A (ja) * | 2005-11-18 | 2007-06-07 | Sumco Corp | Ｓｏｉ基板を製造する方法 |
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| CN113838743A (zh) * | 2020-06-08 | 2021-12-24 | 长鑫存储技术有限公司 | 辅助晶圆及其制备方法、半导体制程 |
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- 1992-10-26 US US07/966,236 patent/US5429955A/en not_active Expired - Lifetime
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1993
- 1993-10-25 EP EP93117259A patent/EP0595233A3/en not_active Withdrawn
- 1993-10-25 JP JP5266616A patent/JPH06236976A/ja active Pending
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0595233A2 (en) | 1994-05-04 |
| EP0595233A3 (en) | 1995-04-12 |
| US5429955A (en) | 1995-07-04 |
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