JP2000331949A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JP2000331949A JP2000331949A JP11144318A JP14431899A JP2000331949A JP 2000331949 A JP2000331949 A JP 2000331949A JP 11144318 A JP11144318 A JP 11144318A JP 14431899 A JP14431899 A JP 14431899A JP 2000331949 A JP2000331949 A JP 2000331949A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 ＲＴＰ技術における半導体ウエハの面内温度
の均一性を向上することのできる技術を提供する。 【解決手段】 最終所定温度Ｔf に達するまで２段階以
上の昇温速度で昇温し、その昇温速度を最終所定温度Ｔ
f に達するまで順次減速させる。さらに、各々の昇温段
階毎にランプのパワーバランスを設定し、各々の昇温段
階毎のランプのパワーバランスは、ダミーウエハの表面
に成膜されたウエット酸化膜の膜厚のウエハ面内分布を
評価することによって調整される。
の均一性を向上することのできる技術を提供する。 【解決手段】 最終所定温度Ｔf に達するまで２段階以
上の昇温速度で昇温し、その昇温速度を最終所定温度Ｔ
f に達するまで順次減速させる。さらに、各々の昇温段
階毎にランプのパワーバランスを設定し、各々の昇温段
階毎のランプのパワーバランスは、ダミーウエハの表面
に成膜されたウエット酸化膜の膜厚のウエハ面内分布を
評価することによって調整される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、ランプ加熱（RapidThermal
Processing；ＲＴＰ）方式を採用した半導体ウエハの
熱処理工程に適用して有効な技術に関するものである。
置の製造技術に関し、特に、ランプ加熱（RapidThermal
Processing；ＲＴＰ）方式を採用した半導体ウエハの
熱処理工程に適用して有効な技術に関するものである。
【０００２】
【従来の技術】ＲＴＰ技術では、ＲＴＰ装置に備わった
２０〜３０本程度のランプの各々のパワーバランスを調
整することによって、半導体ウエハの面内温度の均一性
が図られている。
２０〜３０本程度のランプの各々のパワーバランスを調
整することによって、半導体ウエハの面内温度の均一性
が図られている。
【０００３】上記各々のランプのパワーバランスは、ダ
ミーウエハで得られた評価結果を基に、一定速度で昇温
する昇温プロセスおよび所定温度を所定時間保持するメ
インプロセスの熱負荷に対して調整される。例えば、ダ
ミーウエハの表面にＲＴＰでドライ酸化膜を形成し、こ
のドライ酸化膜の膜厚のウエハ面内分布を評価すること
によって、ランプのパワーバランスの条件を設定してい
る。または、ダミーウエハに不純物イオンを打ち込んだ
後、ＲＴＰで熱処理を施し、このダミーウエハのシート
抵抗のウエハ面内分布を評価することによって、ランプ
のパワーバランスの条件を設定している。
ミーウエハで得られた評価結果を基に、一定速度で昇温
する昇温プロセスおよび所定温度を所定時間保持するメ
インプロセスの熱負荷に対して調整される。例えば、ダ
ミーウエハの表面にＲＴＰでドライ酸化膜を形成し、こ
のドライ酸化膜の膜厚のウエハ面内分布を評価すること
によって、ランプのパワーバランスの条件を設定してい
る。または、ダミーウエハに不純物イオンを打ち込んだ
後、ＲＴＰで熱処理を施し、このダミーウエハのシート
抵抗のウエハ面内分布を評価することによって、ランプ
のパワーバランスの条件を設定している。
【０００４】なお、ＲＴＰ装置に関しては、例えば日刊
工業新聞社発行「超微細加工の基礎」１９９３年３月２
５日発行、麻蒔立男著、Ｐ１１０の図５. １２に記載さ
れている。
工業新聞社発行「超微細加工の基礎」１９９３年３月２
５日発行、麻蒔立男著、Ｐ１１０の図５. １２に記載さ
れている。
【０００５】
【発明が解決しようとする課題】しかしながら、本発明
者が検討したところによると、５インチ以上の大口径の
半導体ウエハでは、前記方法でパワーバランスを調整し
ても熱負荷に対する感度が低く、半導体ウエハの面内温
度を均一とすることが難しいことが明らかとなった。
者が検討したところによると、５インチ以上の大口径の
半導体ウエハでは、前記方法でパワーバランスを調整し
ても熱負荷に対する感度が低く、半導体ウエハの面内温
度を均一とすることが難しいことが明らかとなった。
【０００６】例えば、半導体ウエハの表面温度が８５０
℃となるように各々のランプのパワーバランスを設定し
ても、８インチの半導体ウエハでは±５℃程度の面内温
度のばらつきが生じてしまうが、この温度ばらつきは、
ダミーウエハにおけるドライ酸化膜の膜厚、または不純
物イオンを打ち込んだ後のダミーウエハのシート抵抗に
は現われない。
℃となるように各々のランプのパワーバランスを設定し
ても、８インチの半導体ウエハでは±５℃程度の面内温
度のばらつきが生じてしまうが、この温度ばらつきは、
ダミーウエハにおけるドライ酸化膜の膜厚、または不純
物イオンを打ち込んだ後のダミーウエハのシート抵抗に
は現われない。
【０００７】しかし、半導体ウエハに施されるＲＴＰの
処理回数が増すに従って上記温度バラツキの影響が現わ
れ、例えば半導体ウエハの反りとなって現われた場合
は、フォトリソグラフィ工程における大きな合わせずれ
を引き起こしてしまう。
処理回数が増すに従って上記温度バラツキの影響が現わ
れ、例えば半導体ウエハの反りとなって現われた場合
は、フォトリソグラフィ工程における大きな合わせずれ
を引き起こしてしまう。
【０００８】さらに、半導体ウエハの面内温度の不均一
性は、メインプロセスが秒単位の短いＲＴＰまたは一定
速度で昇温する昇温プロセスのみのＲＴＰでより顕著と
なるため、短時間の熱処理が必要となる微細素子の製造
プロセスへＲＴＰ技術を適用することが難しくなるとい
う問題も生ずる。
性は、メインプロセスが秒単位の短いＲＴＰまたは一定
速度で昇温する昇温プロセスのみのＲＴＰでより顕著と
なるため、短時間の熱処理が必要となる微細素子の製造
プロセスへＲＴＰ技術を適用することが難しくなるとい
う問題も生ずる。
【０００９】本発明の目的は、ＲＴＰ技術における大口
径の半導体ウエハの面内温度の均一性を向上することの
できる技術を提供することにある。
径の半導体ウエハの面内温度の均一性を向上することの
できる技術を提供することにある。
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置の製造方法は、昇温
プロセスと、最終所定温度を所定時間保持するメインプ
ロセスと、降温プロセスとからなるランプ加熱方式によ
って半導体ウエハを熱処理する際、上記昇温プロセスが
昇温速度の異なる複数の段階に分けて構成されており、
各々の昇温段階毎にランプのパワーバランスが設定され
るものである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置の製造方法は、昇温
プロセスと、最終所定温度を所定時間保持するメインプ
ロセスと、降温プロセスとからなるランプ加熱方式によ
って半導体ウエハを熱処理する際、上記昇温プロセスが
昇温速度の異なる複数の段階に分けて構成されており、
各々の昇温段階毎にランプのパワーバランスが設定され
るものである。
【００１２】（２）本発明の半導体集積回路装置の製造
方法は、前記（１）のランプ加熱方式による半導体ウエ
ハの熱処理において、最終所定温度に達するまで各々の
昇温段階の昇温速度を順次減速させるものである。
方法は、前記（１）のランプ加熱方式による半導体ウエ
ハの熱処理において、最終所定温度に達するまで各々の
昇温段階の昇温速度を順次減速させるものである。
【００１３】（３）本発明の半導体集積回路装置の製造
方法は、前記（１）または（２）のランプ加熱方式によ
る半導体ウエハの熱処理において、各々の昇温段階にお
けるランプのパワーバランスを、ウエット酸化によって
ダミーウエハに形成された酸化膜の面内膜厚分布を用い
て調整するものである。
方法は、前記（１）または（２）のランプ加熱方式によ
る半導体ウエハの熱処理において、各々の昇温段階にお
けるランプのパワーバランスを、ウエット酸化によって
ダミーウエハに形成された酸化膜の面内膜厚分布を用い
て調整するものである。
【００１４】（４）本発明の半導体集積回路装置の製造
方法は、前記（３）のランプ加熱方式による半導体ウエ
ハの熱処理において、不純物がイオン打ち込みにより導
入されたダミーウエハにウエット酸化を施すものであ
る。
方法は、前記（３）のランプ加熱方式による半導体ウエ
ハの熱処理において、不純物がイオン打ち込みにより導
入されたダミーウエハにウエット酸化を施すものであ
る。
【００１５】（５）本発明の半導体集積回路装置の製造
方法は、前記（３）のランプ加熱方式による半導体ウエ
ハの熱処理において、その表面に多結晶シリコン膜、窒
化シリコン膜または酸化タンタル膜が形成されたダミー
ウエハにウエット酸化を施すものである。
方法は、前記（３）のランプ加熱方式による半導体ウエ
ハの熱処理において、その表面に多結晶シリコン膜、窒
化シリコン膜または酸化タンタル膜が形成されたダミー
ウエハにウエット酸化を施すものである。
【００１６】（６）本発明の半導体集積回路装置の製造
方法は、前記（４）のランプ加熱方式による半導体ウエ
ハの熱処理において、不純物を砒素、リンまたはボロン
とするものである。
方法は、前記（４）のランプ加熱方式による半導体ウエ
ハの熱処理において、不純物を砒素、リンまたはボロン
とするものである。
【００１７】（７）本発明の半導体集積回路装置の製造
方法は、前記（１）または（２）のランプ加熱方式によ
る半導体ウエハの熱処理において、上記昇温プロセスの
前に、６００℃以下の温度で半導体ウエハを保持するも
のである。
方法は、前記（１）または（２）のランプ加熱方式によ
る半導体ウエハの熱処理において、上記昇温プロセスの
前に、６００℃以下の温度で半導体ウエハを保持するも
のである。
【００１８】（８）本発明の半導体集積回路装置の製造
方法は、昇温プロセスと、最終所定温度を所定時間保持
するメインプロセスと、降温プロセスとからなるランプ
加熱方式によって半導体ウエハを熱処理する際、上記降
温プロセスが降温速度の異なる複数の段階に分けて構成
されており、各々の降温段階毎にランプのパワーバラン
スが設定されるものである。
方法は、昇温プロセスと、最終所定温度を所定時間保持
するメインプロセスと、降温プロセスとからなるランプ
加熱方式によって半導体ウエハを熱処理する際、上記降
温プロセスが降温速度の異なる複数の段階に分けて構成
されており、各々の降温段階毎にランプのパワーバラン
スが設定されるものである。
【００１９】（９）本発明の半導体集積回路装置の製造
方法は、前記（８）のランプ加熱方式による半導体ウエ
ハの熱処理において、各々の降温段階の降温速度を順次
増速させるものである。
方法は、前記（８）のランプ加熱方式による半導体ウエ
ハの熱処理において、各々の降温段階の降温速度を順次
増速させるものである。
【００２０】上記した手段によれば、昇温速度の異なる
複数の段階に分けて半導体ウエハを昇温し、各々の昇温
段階毎にランプのパワーバランスを設定し、さらに各々
の昇温段階の昇温速度をメインプロセスの最終所定温度
に達するまで順次減速させることによって、５インチ以
上の大口径の半導体ウエハにおいて、その面内温度の均
一性を向上させることができる。さらに、温度に対する
膜厚の感度が高いウエット酸化によって形成された酸化
膜を用いて各々の昇温段階毎のランプのパワーバランス
を調整することから、半導体ウエハの面内温度分布を厳
密に制御できるパワーバランスが設定されるので、半導
体ウエハの面内温度の均一性の一層の向上が図れる。
複数の段階に分けて半導体ウエハを昇温し、各々の昇温
段階毎にランプのパワーバランスを設定し、さらに各々
の昇温段階の昇温速度をメインプロセスの最終所定温度
に達するまで順次減速させることによって、５インチ以
上の大口径の半導体ウエハにおいて、その面内温度の均
一性を向上させることができる。さらに、温度に対する
膜厚の感度が高いウエット酸化によって形成された酸化
膜を用いて各々の昇温段階毎のランプのパワーバランス
を調整することから、半導体ウエハの面内温度分布を厳
密に制御できるパワーバランスが設定されるので、半導
体ウエハの面内温度の均一性の一層の向上が図れる。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００２２】本発明の一実施の形態であるＲＴＰのアニ
ールシーケンスを図１を用いて説明する。なお、実施の
形態を説明するための全図において同一機能を有するも
のは同一の符号を付し、その繰り返しの説明は省略す
る。
ールシーケンスを図１を用いて説明する。なお、実施の
形態を説明するための全図において同一機能を有するも
のは同一の符号を付し、その繰り返しの説明は省略す
る。
【００２３】図１に示すように、本実施の形態であるＲ
ＴＰのアニールシーケンスでは、最終所定温度Ｔf に達
するまで２段階以上の異なる昇温速度で昇温し、その昇
温速度を最終所定温度Ｔf に達するまで順次減速させ
る。前記図１では、３段階の昇温プロセスが採用されて
おり、まず、１段階目の昇温ステップＳ1 では昇温速度
７５℃／分で第１所定温度Ｔ1 まで昇温し、２段階目の
昇温ステップＳ2 では昇温速度５０℃／分で第２所定温
度Ｔ2 まで昇温し、３段階目の昇温ステップＳ3では昇
温速度２５℃／分で最終所定温度Ｔf まで昇温した後、
最終所定温度Ｔfを所定時間ｔ保持することによって
（メインプロセスＭＰ）、半導体ウエハにアニール処理
が施される。
ＴＰのアニールシーケンスでは、最終所定温度Ｔf に達
するまで２段階以上の異なる昇温速度で昇温し、その昇
温速度を最終所定温度Ｔf に達するまで順次減速させ
る。前記図１では、３段階の昇温プロセスが採用されて
おり、まず、１段階目の昇温ステップＳ1 では昇温速度
７５℃／分で第１所定温度Ｔ1 まで昇温し、２段階目の
昇温ステップＳ2 では昇温速度５０℃／分で第２所定温
度Ｔ2 まで昇温し、３段階目の昇温ステップＳ3では昇
温速度２５℃／分で最終所定温度Ｔf まで昇温した後、
最終所定温度Ｔfを所定時間ｔ保持することによって
（メインプロセスＭＰ）、半導体ウエハにアニール処理
が施される。
【００２４】さらに、各々の昇温段階毎にランプのパワ
ーバランスが設定されており、各々の昇温段階毎のラン
プのパワーバランスは、ダミーウエハの表面に成膜され
たウエット酸化膜の膜厚のウエハ面内分布を評価するこ
とによって調整される。
ーバランスが設定されており、各々の昇温段階毎のラン
プのパワーバランスは、ダミーウエハの表面に成膜され
たウエット酸化膜の膜厚のウエハ面内分布を評価するこ
とによって調整される。
【００２５】次に、各々の昇温段階毎のランプのパワー
バランスの調整方法について図２〜図５を用いて説明す
る。
バランスの調整方法について図２〜図５を用いて説明す
る。
【００２６】まず、図２に示すように、１段階目の昇温
ステップＳ1 では、ベアシリコンからなるダミーウエハ
にウエット酸化処理を施し、成膜されたウエット酸化膜
の膜厚のウエハ面内分布の結果を基に熱のウエハ面内分
布が均一となるように、１段階目の昇温ステップＳ1 の
みのランプのパワーバランスを調整する。なお、この１
段階目の昇温ステップＳ1 の前に、ダミーウエハを６０
０℃以下の低温で約１０秒間保持してもよく、これによ
ってダミーウエハの温度が安定し、主として後述するメ
インプロセスＭＰにおける熱のウエハ面内分布の均一性
が向上する。
ステップＳ1 では、ベアシリコンからなるダミーウエハ
にウエット酸化処理を施し、成膜されたウエット酸化膜
の膜厚のウエハ面内分布の結果を基に熱のウエハ面内分
布が均一となるように、１段階目の昇温ステップＳ1 の
みのランプのパワーバランスを調整する。なお、この１
段階目の昇温ステップＳ1 の前に、ダミーウエハを６０
０℃以下の低温で約１０秒間保持してもよく、これによ
ってダミーウエハの温度が安定し、主として後述するメ
インプロセスＭＰにおける熱のウエハ面内分布の均一性
が向上する。
【００２７】次に、図３に示すように、２段階目の昇温
ステップＳ2 では、パワーバランスがすでに調整された
１段階目の昇温ステップＳ1 を経たダミーウエハにウエ
ット酸化処理を施し、成膜されたウエット酸化膜の膜厚
のウエハ面内分布の結果を基に熱のウエハ面内分布が均
一となるように、２段階目の昇温ステップＳ2 のみのパ
ワーバランスを調整する。
ステップＳ2 では、パワーバランスがすでに調整された
１段階目の昇温ステップＳ1 を経たダミーウエハにウエ
ット酸化処理を施し、成膜されたウエット酸化膜の膜厚
のウエハ面内分布の結果を基に熱のウエハ面内分布が均
一となるように、２段階目の昇温ステップＳ2 のみのパ
ワーバランスを調整する。
【００２８】次に、図４に示すように、３段階目の昇温
ステップＳ3 では、パワーバランスがすでに調整された
１段階目の昇温ステップＳ1 および２段階目の昇温ステ
ップＳ2 を順次経たダミーウエハにウエット酸化処理を
施し、成膜されたウエット酸化膜の膜厚のウエハ面内分
布の結果を基に熱のウエハ面内分布が均一となるよう
に、３段階目の昇温ステップＳ3 のみのパワーバランス
を調整する。
ステップＳ3 では、パワーバランスがすでに調整された
１段階目の昇温ステップＳ1 および２段階目の昇温ステ
ップＳ2 を順次経たダミーウエハにウエット酸化処理を
施し、成膜されたウエット酸化膜の膜厚のウエハ面内分
布の結果を基に熱のウエハ面内分布が均一となるよう
に、３段階目の昇温ステップＳ3 のみのパワーバランス
を調整する。
【００２９】最後に、図５に示すように、メインプロセ
スＭＰでは、パワーバランスがすでに調整された１段階
目の昇温ステップＳ1 、２段階目の昇温ステップＳ2 お
よび３段階目の昇温ステップＳ3 を順次経たダミーウエ
ハにウエット酸化処理を施し、成膜されたウエット酸化
膜の膜厚のウエハ面内分布の結果を基に熱のウエハ面内
分布が均一となるように、メインプロセスＭＰのみのパ
ワーバランスを調整する。
スＭＰでは、パワーバランスがすでに調整された１段階
目の昇温ステップＳ1 、２段階目の昇温ステップＳ2 お
よび３段階目の昇温ステップＳ3 を順次経たダミーウエ
ハにウエット酸化処理を施し、成膜されたウエット酸化
膜の膜厚のウエハ面内分布の結果を基に熱のウエハ面内
分布が均一となるように、メインプロセスＭＰのみのパ
ワーバランスを調整する。
【００３０】なお、本実施の形態では、前記ダミーウエ
ハにベアシリコンからなる半導体ウエハを用いたが、不
純物、例えば砒素、リン、ボロンなどをイオン注入した
半導体ウエハを用いてもよく、増速酸化によって酸化速
度が速まるので、ウエット酸化膜の膜厚のウエハ面内分
布に対する感度が高まる。さらに、その表面に多結晶シ
リコン膜、窒化シリコン膜または酸化タンタル膜などが
形成された半導体ウエハを前記ダミーウエハに用いても
よい。
ハにベアシリコンからなる半導体ウエハを用いたが、不
純物、例えば砒素、リン、ボロンなどをイオン注入した
半導体ウエハを用いてもよく、増速酸化によって酸化速
度が速まるので、ウエット酸化膜の膜厚のウエハ面内分
布に対する感度が高まる。さらに、その表面に多結晶シ
リコン膜、窒化シリコン膜または酸化タンタル膜などが
形成された半導体ウエハを前記ダミーウエハに用いても
よい。
【００３１】このように、本実施の形態によれば、昇温
速度の異なる複数の段階に分けて半導体ウエハを昇温
し、各々の昇温段階毎にランプのパワーバランスを設定
し、さらに各々の昇温段階の昇温速度をメインプロセス
ＭＰの最終所定温度Ｔf に達するまで順次減速させるこ
とによって、５インチ以上の大口径の半導体ウエハにお
いて、その面内温度の均一性を向上させることができ
る。さらに、温度に対する膜厚の感度が高いウエット酸
化によってダミーウエハ上に形成された酸化膜を用いて
各々の昇温段階毎のランプのパワーバランスを調整する
ことから、半導体ウエハの面内温度分布を厳密に制御で
きるパワーバランスが設定されるので、半導体ウエハの
面内温度の均一性の一層の向上が図れる。
速度の異なる複数の段階に分けて半導体ウエハを昇温
し、各々の昇温段階毎にランプのパワーバランスを設定
し、さらに各々の昇温段階の昇温速度をメインプロセス
ＭＰの最終所定温度Ｔf に達するまで順次減速させるこ
とによって、５インチ以上の大口径の半導体ウエハにお
いて、その面内温度の均一性を向上させることができ
る。さらに、温度に対する膜厚の感度が高いウエット酸
化によってダミーウエハ上に形成された酸化膜を用いて
各々の昇温段階毎のランプのパワーバランスを調整する
ことから、半導体ウエハの面内温度分布を厳密に制御で
きるパワーバランスが設定されるので、半導体ウエハの
面内温度の均一性の一層の向上が図れる。
【００３２】例えば、半導体ウエハに１１００℃、６０
秒のＲＴＰを施した後のフォトリソグラフィ工程におけ
る合わせずれ（３σ）は、前記従来の技術に記載したＲ
ＴＰで１１６. １４８ｎｍとなるが、本実施の形態のＲ
ＴＰを適用することによって半導体ウエハの面内温度分
布の均一性が向上し、４３. ４９ｎｍとなる。
秒のＲＴＰを施した後のフォトリソグラフィ工程におけ
る合わせずれ（３σ）は、前記従来の技術に記載したＲ
ＴＰで１１６. １４８ｎｍとなるが、本実施の形態のＲ
ＴＰを適用することによって半導体ウエハの面内温度分
布の均一性が向上し、４３. ４９ｎｍとなる。
【００３３】次に、本実施の形態のＲＴＰを適用したＣ
ＭＯＳ（Complementary Metal Oxide Semiconductor ）
デバイスの製造方法を図６〜図１１を用いて簡単に説明
する。
ＭＯＳ（Complementary Metal Oxide Semiconductor ）
デバイスの製造方法を図６〜図１１を用いて簡単に説明
する。
【００３４】まず、ウエハ径が５インチ以上のｎ型シリ
コン単結晶で構成された半導体基板１を準備する。次
に、図６に示すように、この半導体基板１の主面上に自
己整合法でｐ型ウエル２とｎ型ウエル３とをそれぞれ形
成した後、ｐ型ウエル２とｎ型ウエル３の表面に素子分
離用の厚さ約３５０ｎｍ程度のフィールド絶縁膜４を形
成する。次いで、ｐ型ウエル２およびｎ型ウエル３のそ
れぞれのチャネル領域へｐ型不純物、例えばボロンを導
入して、しきい値電圧制御層５を形成する。
コン単結晶で構成された半導体基板１を準備する。次
に、図６に示すように、この半導体基板１の主面上に自
己整合法でｐ型ウエル２とｎ型ウエル３とをそれぞれ形
成した後、ｐ型ウエル２とｎ型ウエル３の表面に素子分
離用の厚さ約３５０ｎｍ程度のフィールド絶縁膜４を形
成する。次いで、ｐ型ウエル２およびｎ型ウエル３のそ
れぞれのチャネル領域へｐ型不純物、例えばボロンを導
入して、しきい値電圧制御層５を形成する。
【００３５】次に、半導体基板１の表面に、前記実施の
形態のプロセスシーケンスを採用したＲＴＰによってゲ
ート絶縁膜６を約５ｎｍ程度の厚さで形成する。これに
よって、前記従来の技術に記載したＲＴＰで形成した場
合と比較してウエハ面内の温度分布が相対的に均一とな
り、ゲート絶縁膜６の膜厚ばらつきが低減されて、デバ
イス特性のばらつきを抑えることができる。
形態のプロセスシーケンスを採用したＲＴＰによってゲ
ート絶縁膜６を約５ｎｍ程度の厚さで形成する。これに
よって、前記従来の技術に記載したＲＴＰで形成した場
合と比較してウエハ面内の温度分布が相対的に均一とな
り、ゲート絶縁膜６の膜厚ばらつきが低減されて、デバ
イス特性のばらつきを抑えることができる。
【００３６】次に、半導体基板１上に化学的気相成長
（Chemical Vapor Deposition ；ＣＶＤ）法でリンを添
加した多結晶シリコン膜（図示せず）を堆積する。この
多結晶シリコン膜の厚さは、例えば約３００ｎｍ程度で
ある。次いで、レジストパターンをマスクとして上記多
結晶シリコン膜をエッチングして、多結晶シリコン膜か
ら構成されるゲート電極７を形成する。
（Chemical Vapor Deposition ；ＣＶＤ）法でリンを添
加した多結晶シリコン膜（図示せず）を堆積する。この
多結晶シリコン膜の厚さは、例えば約３００ｎｍ程度で
ある。次いで、レジストパターンをマスクとして上記多
結晶シリコン膜をエッチングして、多結晶シリコン膜か
ら構成されるゲート電極７を形成する。
【００３７】次に、図７に示すように、ｎ形ウエル３を
レジスト膜で覆った後、ゲート電極７をマスクとしてｐ
型ウエル２にｎ型不純物、例えば砒素を導入し、ｎチャ
ネルＭＩＳＦＥＴ（Metal Insulator Semiconductor Fi
eld Effect Transistor ）Ｑｎのソース、ドレインの一
部を構成する低濃度のｎ- 型半導体領域８ａを形成す
る。
レジスト膜で覆った後、ゲート電極７をマスクとしてｐ
型ウエル２にｎ型不純物、例えば砒素を導入し、ｎチャ
ネルＭＩＳＦＥＴ（Metal Insulator Semiconductor Fi
eld Effect Transistor ）Ｑｎのソース、ドレインの一
部を構成する低濃度のｎ- 型半導体領域８ａを形成す
る。
【００３８】同様に、ｐ形ウエル２をレジスト膜で覆っ
た後、ゲート電極７をマスクとしてｎ型ウエル３にｐ型
不純物、例えばフッ化ボロンを導入し、ｐチャネルＭＩ
ＳＦＥＴＱｐのソース、ドレインの一部を構成する低濃
度のｐ- 型半導体領域９ａを形成する。
た後、ゲート電極７をマスクとしてｎ型ウエル３にｐ型
不純物、例えばフッ化ボロンを導入し、ｐチャネルＭＩ
ＳＦＥＴＱｐのソース、ドレインの一部を構成する低濃
度のｐ- 型半導体領域９ａを形成する。
【００３９】次に、図８に示すように、半導体基板１上
にＣＶＤ法で堆積した酸化シリコン膜（図示せず）をＲ
ＩＥ（Reactive Ion Etching）法で異方性エッチングし
て、ゲート電極７の側壁にサイドウォールスペーサ１０
を形成する。
にＣＶＤ法で堆積した酸化シリコン膜（図示せず）をＲ
ＩＥ（Reactive Ion Etching）法で異方性エッチングし
て、ゲート電極７の側壁にサイドウォールスペーサ１０
を形成する。
【００４０】次に、図９に示すように、ｎ形ウエル３を
レジスト膜で覆った後、ゲート電極７およびサイドウォ
ールスペーサ１０をマスクとして、ｐ型ウエル２にｎ型
不純物、例えばリンを導入し、ｎチャネルＭＩＳＦＥＴ
Ｑｎのソース、ドレインの他の一部を構成する高濃度の
ｎ+ 型半導体領域８ｂを形成する。
レジスト膜で覆った後、ゲート電極７およびサイドウォ
ールスペーサ１０をマスクとして、ｐ型ウエル２にｎ型
不純物、例えばリンを導入し、ｎチャネルＭＩＳＦＥＴ
Ｑｎのソース、ドレインの他の一部を構成する高濃度の
ｎ+ 型半導体領域８ｂを形成する。
【００４１】同様に、ｐ形ウエル２をレジスト膜で覆っ
た後、ゲート電極７およびサイドウォールスペーサ１０
をマスクとして、ｎ型ウエル３にｐ型不純物、例えばフ
ッ化ボロンを導入し、ｐチャネルＭＩＳＦＥＴＱｐのソ
ース、ドレインの他の一部を構成する高濃度のｐ+ 型半
導体領域９ｂを形成する。
た後、ゲート電極７およびサイドウォールスペーサ１０
をマスクとして、ｎ型ウエル３にｐ型不純物、例えばフ
ッ化ボロンを導入し、ｐチャネルＭＩＳＦＥＴＱｐのソ
ース、ドレインの他の一部を構成する高濃度のｐ+ 型半
導体領域９ｂを形成する。
【００４２】次に、厚さ３０〜５０ｎｍ程度のチタン膜
（図示せず）をスパッタリング法またはＣＶＤ法によっ
て半導体基板１上に堆積した後、窒素雰囲気中で６００
〜７００℃の熱処理を半導体基板１に施し、次いで未反
応のチタン膜を除去する。この後、低抵抗化のための熱
処理を半導体基板１に施すことによって、図１０に示す
ように、ｎチャネルＭＩＳＦＥＴＱｎのゲート電極７の
表面およびｎ+ 型半導体領域８ｂの表面、ならびにｐチ
ャネルＭＩＳＦＥＴＱｐのゲート電極７の表面およびｐ
+ 型半導体領域９ｂの表面にチタンシリサイド膜１１を
形成する。
（図示せず）をスパッタリング法またはＣＶＤ法によっ
て半導体基板１上に堆積した後、窒素雰囲気中で６００
〜７００℃の熱処理を半導体基板１に施し、次いで未反
応のチタン膜を除去する。この後、低抵抗化のための熱
処理を半導体基板１に施すことによって、図１０に示す
ように、ｎチャネルＭＩＳＦＥＴＱｎのゲート電極７の
表面およびｎ+ 型半導体領域８ｂの表面、ならびにｐチ
ャネルＭＩＳＦＥＴＱｐのゲート電極７の表面およびｐ
+ 型半導体領域９ｂの表面にチタンシリサイド膜１１を
形成する。
【００４３】その後、図１１に示すように、半導体基板
１上に層間絶縁膜１２を堆積し、この層間絶縁膜１２を
エッチングしてコンタクトホール１３を開孔した後、層
間絶縁膜１２の上層に堆積した金属膜（図示せず）をエ
ッチングして配線層１４を形成することにより、本実施
の形態のＲＴＰを適用したＣＭＯＳデバイスが完成す
る。
１上に層間絶縁膜１２を堆積し、この層間絶縁膜１２を
エッチングしてコンタクトホール１３を開孔した後、層
間絶縁膜１２の上層に堆積した金属膜（図示せず）をエ
ッチングして配線層１４を形成することにより、本実施
の形態のＲＴＰを適用したＣＭＯＳデバイスが完成す
る。
【００４４】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００４５】例えば、前記実施の形態では、ＲＴＰ技術
の昇温プロセスに適用した場合について説明したが、降
温プロセスにも適用可能である。
の昇温プロセスに適用した場合について説明したが、降
温プロセスにも適用可能である。
【００４６】また、前記実施の形態では、ＣＭＯＳデバ
イスのゲート絶縁膜の製造工程に適用した場合について
説明したが、ＲＴＰ技術を用いるいかなる半導体集積回
路装置の製造方法にも適用可能である。
イスのゲート絶縁膜の製造工程に適用した場合について
説明したが、ＲＴＰ技術を用いるいかなる半導体集積回
路装置の製造方法にも適用可能である。
【００４７】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００４８】本発明によれば、各々の昇温段階毎にラン
プのパワーバランスを設定した多段階の昇温プロセスに
よって半導体ウエハを昇温し、各昇温段階の昇温速度を
メインプロセスの最終所定温度に達するまで順次減速さ
せ、さらに、上記ランプのパワーバランスを、温度に対
する感度の高いウエット酸化膜の膜厚の面内分布を用い
て調整するので、半導体ウエハの面内温度の均一性が向
上する。これによって、ＲＴＰ技術を大口径ウエハに適
用することが可能となり、さらにはデバイスの信頼性お
よび歩留まりを向上することが可能となる。
プのパワーバランスを設定した多段階の昇温プロセスに
よって半導体ウエハを昇温し、各昇温段階の昇温速度を
メインプロセスの最終所定温度に達するまで順次減速さ
せ、さらに、上記ランプのパワーバランスを、温度に対
する感度の高いウエット酸化膜の膜厚の面内分布を用い
て調整するので、半導体ウエハの面内温度の均一性が向
上する。これによって、ＲＴＰ技術を大口径ウエハに適
用することが可能となり、さらにはデバイスの信頼性お
よび歩留まりを向上することが可能となる。
【図１】本発明の一実施の形態であるＲＴＰのアニール
シーケンスを説明するための図である。
シーケンスを説明するための図である。
【図２】本実施の形態のＲＴＰのアニールシーケンスの
うち１段階目の昇温ステップの設定方法を説明するため
の図である。
うち１段階目の昇温ステップの設定方法を説明するため
の図である。
【図３】本実施の形態のＲＴＰのアニールシーケンスの
うち２段階目の昇温ステップの設定方法を説明するため
の図である。
うち２段階目の昇温ステップの設定方法を説明するため
の図である。
【図４】本実施の形態のＲＴＰのアニールシーケンスの
うち３段階目の昇温ステップの設定方法を説明するため
の図である。
うち３段階目の昇温ステップの設定方法を説明するため
の図である。
【図５】本実施の形態のＲＴＰのアニールシーケンスの
うちメインプロセスの設定方法を説明するための図であ
る。
うちメインプロセスの設定方法を説明するための図であ
る。
【図６】本発明の実施の形態を適用したＣＭＯＳデバイ
スの製造方法を示す半導体基板の要部断面図である。
スの製造方法を示す半導体基板の要部断面図である。
【図７】本発明の実施の形態を適用したＣＭＯＳデバイ
スの製造方法を示す半導体基板の要部断面図である。
スの製造方法を示す半導体基板の要部断面図である。
【図８】本発明の実施の形態を適用したＣＭＯＳデバイ
スの製造方法を示す半導体基板の要部断面図である。
スの製造方法を示す半導体基板の要部断面図である。
【図９】本発明の実施の形態を適用したＣＭＯＳデバイ
スの製造方法を示す半導体基板の要部断面図である。
スの製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の実施の形態を適用したＣＭＯＳデバ
イスの製造方法を示す半導体基板の要部断面図である。
イスの製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の実施の形態を適用したＣＭＯＳデバ
イスの製造方法を示す半導体基板の要部断面図である。
イスの製造方法を示す半導体基板の要部断面図である。
１ 半導体基板 ２ ｐ型ウエル ３ ｎ型ウエル ４ フィールド絶縁膜 ５ しきい値電圧制御層 ６ ゲート絶縁膜 ７ ゲート電極 ８ａ ｎ- 型半導体領域 ８ｂ ｎ+ 型半導体領域 ９ａ ｐ- 型半導体領域 ９ｂ ｐ+ 型半導体領域 １０ サイドウォールスペーサ １１ チタンシリシリサイド膜 １２ 層間絶縁膜 １３ コンタクトホール １４ 配線層 Ｔ0 初期温度 Ｔ1 第１所定温度 Ｔ2 第２所定温度 Ｔf 最終所定温度 Ｓ1 １段階目の昇温ステップ Ｓ2 ２段階目の昇温ステップ Ｓ3 ３段階目の昇温ステップ ＭＰ メインプロセス ｔ 所定時間 Ｑｎ ｎチャネルＭＩＳＦＥＴ Ｑｐ ｐチャネルＭＩＳＦＥＴ
Claims (9)
- 【請求項１】 昇温プロセスと、最終所定温度を所定時
間保持するメインプロセスと、降温プロセスとからなる
ランプ加熱方式によって半導体ウエハを熱処理する半導
体集積回路装置の製造方法であって、前記昇温プロセス
が昇温速度の異なる複数の段階に分けて構成されてお
り、各々の昇温段階毎にランプのパワーバランスが設定
されることを特徴とする半導体集積回路装置の製造方
法。 - 【請求項２】 請求項１記載の半導体集積回路装置の製
造方法において、前記最終所定温度に達するまで各々の
前記昇温段階の昇温速度を順次減速させることを特徴と
する半導体集積回路装置の製造方法。 - 【請求項３】 請求項１または２記載の半導体集積回路
装置の製造方法において、各々の前記昇温段階における
前記ランプのパワーバランスを、ウエット酸化によって
ダミーウエハに形成された酸化膜の面内膜厚分布を用い
て調整することを特徴とする半導体集積回路装置の製造
方法。 - 【請求項４】 請求項３記載の半導体集積回路装置の製
造方法において、不純物がイオン打ち込みにより導入さ
れた前記ダミーウエハに前記ウエット酸化を施すことを
特徴とする半導体集積回路装置の製造方法。 - 【請求項５】 請求項３記載の半導体集積回路装置の製
造方法において、その表面に多結晶シリコン膜、窒化シ
リコン膜または酸化タンタル膜が形成された前記ダミー
ウエハに前記ウエット酸化を施すことを特徴とする半導
体集積回路装置の製造方法。 - 【請求項６】 請求項４記載の半導体集積回路装置の製
造方法において、前記不純物は砒素、リンまたはボロン
であることを特徴とする半導体集積回路装置の製造方
法。 - 【請求項７】 請求項１または２記載の半導体集積回路
装置の製造方法において、前記昇温プロセスの前に、６
００℃以下の温度で前記半導体ウエハを保持することを
特徴とする半導体集積回路装置の製造方法。 - 【請求項８】 昇温プロセスと、最終所定温度を所定時
間保持するメインプロセスと、降温プロセスとからなる
ランプ加熱方式によって半導体ウエハを熱処理する半導
体集積回路装置の製造方法であって、前記降温プロセス
が降温速度の異なる複数の段階に分けて構成されてお
り、各々の降温段階毎にランプのパワーバランスが設定
されることを特徴とする半導体集積回路装置の製造方
法。 - 【請求項９】 請求項８記載の半導体集積回路装置の製
造方法において、各々の前記降温段階の降温速度を順次
増速させることを特徴とする半導体集積回路装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11144318A JP2000331949A (ja) | 1999-05-25 | 1999-05-25 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11144318A JP2000331949A (ja) | 1999-05-25 | 1999-05-25 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000331949A true JP2000331949A (ja) | 2000-11-30 |
Family
ID=15359312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11144318A Pending JP2000331949A (ja) | 1999-05-25 | 1999-05-25 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000331949A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007067196A (ja) * | 2005-08-31 | 2007-03-15 | Tokyo Electron Ltd | 基板処理方法 |
| JP2007095889A (ja) * | 2005-09-28 | 2007-04-12 | Ushio Inc | 光照射式加熱方法 |
-
1999
- 1999-05-25 JP JP11144318A patent/JP2000331949A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007067196A (ja) * | 2005-08-31 | 2007-03-15 | Tokyo Electron Ltd | 基板処理方法 |
| JP2007095889A (ja) * | 2005-09-28 | 2007-04-12 | Ushio Inc | 光照射式加熱方法 |
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