JP2007067196A - 基板処理方法 - Google Patents

基板処理方法 Download PDF

Info

Publication number
JP2007067196A
JP2007067196A JP2005251820A JP2005251820A JP2007067196A JP 2007067196 A JP2007067196 A JP 2007067196A JP 2005251820 A JP2005251820 A JP 2005251820A JP 2005251820 A JP2005251820 A JP 2005251820A JP 2007067196 A JP2007067196 A JP 2007067196A
Authority
JP
Japan
Prior art keywords
temperature
substrate
substrate processing
processed
processing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2005251820A
Other languages
English (en)
Other versions
JP4877713B2 (ja
Inventor
哲朗 ▲高▼橋
Tetsuro Takahashi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to JP2005251820A priority Critical patent/JP4877713B2/ja
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Priority to CN2010102634200A priority patent/CN101937844B/zh
Priority to CN2005800364562A priority patent/CN101048858B/zh
Priority to US11/718,582 priority patent/US7915179B2/en
Priority to KR1020077010211A priority patent/KR100939125B1/ko
Priority to KR1020097017507A priority patent/KR101005953B1/ko
Priority to PCT/JP2005/020190 priority patent/WO2006049199A1/ja
Priority to TW094138883A priority patent/TW200629373A/zh
Publication of JP2007067196A publication Critical patent/JP2007067196A/ja
Application granted granted Critical
Publication of JP4877713B2 publication Critical patent/JP4877713B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Abstract

【課題】 800℃以上の高温で基板を処理する場合に、昇温過程での基板温度のオーバーシュートや、基板における反りやスリップの発生を確実に防止し、かつ高いスループットでの処理が可能な基板処理方法を提供する。
【解決手段】 基板処理装置の処理室内で、被処理基板に対し800℃以上の処理温度で熱処理を行う基板処理方法は、被処理基板の放射率が最大になる第1の温度まで被処理基板を第1の昇温レートで加熱する第1の昇温工程と、第1の温度から、処理温度よりも低い第2の温度に達するまで被処理基板を第2の昇温レートで加熱する第2の昇温工程と、第2の温度から、処理温度に達するまで被処理基板を第3の昇温レートで加熱する第3の昇温工程と、を含み、第2の昇温工程の昇温レートを、第3の昇温工程の昇温レートよりも大きくする。
【選択図】図1

Description

本発明は、基板処理方法に関し、詳細には、半導体ウエハ等の被処理基板に対し、アニールなどの処理を行なう基板処理方法に関する。
半導体デバイスの製造プロセスの一つとして、RTP(Rapid Thermal Processing;短時間アニール)が知られている。例えば半導体ウエハ(以下、単に「ウエハ」と記すことがある)にイオン注入をした後に、不純物を再配列させたり、結晶損傷を回復させたりするためにアニールが行われるが、このアニール工程におけるサーマル・バジェット(熱処理量)が大きくなると、例えばトランジスタの場合、ソース・ドレイン領域でドーパントの拡散が起こり、接合が深くなる傾向がある。微細化されたデザインルールの下では、浅い接合が不可欠であるため、短時間で急速に昇温、降温を行うこと(スパイクアニール)により、トータルでのサーマル・バジェットを低減できるRTPが活用されている。
このようなRTPでは、同一のウエハから作成される電子デバイスの特性を均一化するために、ウエハの面内温度を均一に保つことが重要である。また、RTPで処理温度に上昇させる際に直線的に急速な昇温を行うと、ウエハ温度のオーバーシュートが発生して温度制御の精度が低下する。さらに、ウエハの急激な温度上昇により、ウエハ面内の温度不均一が大きくなり、ウエハの反りに伴い「スリップ」と呼ばれる結晶欠陥が発生するという問題があった。
このため従来技術では、RTPにおける面内温度の均一性を確保する目的で、複数段の昇温プロセスを設け、処理温度に達するまでの各昇温段階の昇温速度を順次減速させながらアニール処理を行うことが提案されている(例えば、特許文献1)。しかし、この特許文献1には、各昇温段階における温度域や時間について、具体的かつ実証的な開示は一切なされておらず、着想の域を出ていない。
特開2000−331949号公報(請求項2など)
上記特許文献1のように、各昇温段階の昇温速度を順次減速させてしまう方法は、ウエハ温度のオーバーシュートや面内温度不均一は改善できても、スループットを低下させてしまうという問題がある。スループットを高め、通算のサーマル・バジェットを抑制できることがRTPの最大のメリットであることを考えると、特許文献1の方法は満足がいくものではなかった。
従って、本発明の目的は、800℃以上の高温で基板を処理する場合に、昇温過程での基板温度のオーバーシュートや、基板における反りやスリップの発生を確実に防止し、かつ高いスループットでの処理が可能な基板処理方法を提供することにある。
上記課題を解決するため、本発明の第1の観点は、基板処理装置の処理室内で、被処理基板に対し800℃以上の処理温度で処理を行う基板処理方法であって、
前記被処理基板の放射率が最大になる第1の温度まで被処理基板を第1の昇温レートで加熱する第1の昇温工程と、
前記第1の温度から、前記処理温度よりも低い第2の温度に達するまで被処理基板を第2の昇温レートで加熱する第2の昇温工程と、
前記第2の温度から、前記処理温度に達するまで被処理基板を第3の昇温レートで加熱する第3の昇温工程と、
を含み、
前記第2の温度Xは、次の関係式
3≦(T−X)/Y≦7
[ただし、T;処理温度、Y;第3の昇温レートにおける1秒当りの昇温温度幅、を示す]
を満たすように規定される温度であり、
前記第2の昇温レートは、前記第3の昇温レートよりも大きいことを特徴とする、基板処理方法を提供する。
上記第1の観点において、前記第3の昇温レートは、前記第1の昇温レート以上であることが好ましい。また、前記第2の昇温レートは、40℃/秒〜60℃/秒であることが好ましい。さらに、前記第3の昇温レートは、15℃/秒〜30℃/秒であることが好ましい。また、前記第1の昇温レートは、5℃/秒〜15℃/秒であることが好ましい。
また、前記処理温度は800℃〜1100℃であることが好ましい。また、被処理基板はシリコン基板であり、前記第1の温度が600℃〜700℃であることが好ましい。また、前記基板処理装置は、RTP装置であることが好ましい。また、処理圧力は、106.66Pa以上101325Pa以下であることが好ましい。
本発明の第2の観点は、コンピュータ上で動作し、実行時に、上記第1の観点の基板処理方法が行なわれるように前記基板処理装置を制御することを特徴とする、制御プログラムを提供する。
本発明の第3の観点は、コンピュータ上で動作する制御プログラムが記憶されたコンピュータ記憶媒体であって、前記制御プログラムは、実行時に、上記第1の観点の基板処理方法が行なわれるように前記基板処理装置を制御するものであることを特徴とする、コンピュータ記憶媒体を提供する。
本発明の第4の観点は、被処理基板を収容する処理容器と、
前記処理容器内で被処理基板を加熱する加熱手段と、
前記処理容器内で上記第1の観点の基板処理方法が行なわれるように制御する制御部と、
を備えたことを特徴とする、基板処理装置を提供する。
本発明によれば、被処理基板の放射率が最大になる第1の温度まで被処理基板を昇温する第1の昇温工程と、第1の温度から、処理温度よりも低い第2の温度に達するまで被処理基板を昇温する第2の昇温工程と、第2の温度から、前記処理温度に達するまで被処理基板を昇温する第3の昇温工程と、を含む基板処理方法において、第2の昇温工程の昇温レートを第3の昇温工程の昇温レートよりも大きくすることにより、処理のスループットを高めつつ、急激な昇温に伴うオーバーシュートや基板面内温度の不均一を抑制し、スリップなどの欠陥も低減できる。
また、昇温レートの高い第2の昇温工程を含むことにより、高スループットを実現できるので、通算のサーマル・バジェットを抑制し、微細化が進むデザインルールへの対応も可能になる。
以下、図面を参照しながら、本発明の好ましい形態について説明する。
図1は、本発明の基板処理方法の一実施形態である熱処理方法の概要を説明するためのフロー図である。本実施形態に係る熱処理方法は、基板処理装置の処理室内で、被処理基板に対し800℃以上の処理温度で加熱処理を行う基板処理方法であり、図1に示す5ステップの工程中、ステップS1〜ステップS3までの3ステップの昇温過程を有する点に特徴を有している。
ステップS1の第1の昇温工程では、被処理基板の放射率が最大になる第1の温度まで被処理基板を昇温する。ここで被処理基板の放射率は、被処理基板の種類や、その表面に形成された膜の種類などにより異なるが、例えばシリコンウエハの場合は600℃程度で最大になる。従って、被処理基板がシリコンウエハの場合には、第1の昇温工程(ステップS1)における到達温度(第1の温度)は、600℃〜700℃である。なお、シリコンウエハ以外の被処理基板については、その放射率に応じて第1の温度を設定できる。
ステップS2の第2の昇温工程では、前記被処理基板の放射率が最大になる温度(第1の温度)から、処理温度よりも低い第2の温度に達するまで被処理基板を昇温する。ここで、第2の温度Xは、次の関係式
3≦(T−X)/Y≦7
[ただし、T;処理温度、Y;第3の昇温レートにおける1秒当りの昇温温度幅、を示す]
を満たすように規定される温度である。
上記関係式において、(T−X)/Yが3未満である場合には、第3の昇温工程がその昇温レートTとの関係で短すぎ、オーバーシュートが生じ、ウエハWに反りやスリップが発生する可能性が高まるので好ましくない。逆に、上記関係式において、(T−X)/Yが7を超える場合には、第3の昇温工程がその昇温レートTとの関係で長すぎるため、処理のスループットを低下させるので好ましくない。以上の理由から、第2の温度Xは、例えば、処理温度Tに対して85%〜95%の温度とすることが好ましい。
ステップS3の第3の昇温工程では、第2の温度から、処理温度に達するまで被処理基板を昇温する。処理温度は、800℃以上の高温であれば特に制限はないが、例えば800℃〜1100℃程度、好ましくは900℃〜1100℃に設定できる。従って、この場合の第2の温度は、例えば590℃〜1010℃、好ましくは690〜1010℃に設定することができる。
次に、ステップS4では、前記処理温度(例えば800℃〜1100℃)において、定温でのアニールを実施する。そして、ステップS5では、前記処理温度から所定の降温レートで被処理基板の温度を降下させることにより、熱処理が終了する。
上記第1の昇温工程から第3の昇温工程(ステップS1〜ステップS3)において、第2の昇温工程(ステップS2)の昇温レートは、第3の昇温工程(ステップS3)の昇温レートよりも高くする。第2の昇温工程(ステップS2)では、主としてスループットを向上させる観点から、昇温レートを出来るだけ高くすることが好ましいからである。しかし、高い昇温レートで処理温度まで昇温することは、オーバーシュートを発生させることや、急激な温度変化により被処理基板の面内で加熱速度が不均一になり、被処理基板に熱応力(歪み)が加わり、反りや結晶欠陥であるスリップを発生させる。このため、本実施形態では、第2の昇温工程の後に、これよりも昇温レートの低い第3の昇温工程を設けることにより、オーバーシュートや被処理基板の面内での加熱速度を均一にし、被処理基板の反りやスリップの発生を防止している。
また、第3の昇温工程の昇温レートは、第1の昇温工程の昇温レート以上であることが好ましい。第1の昇温工程では、被処理基板の放射率が最大になる温度(第1の温度)まで昇温するが、この第1の温度に到達するまでは被処理基板に反りが発生しやすい。従って、第1の昇温工程での昇温レートが高すぎると、被処理基板の面内での加熱速度が不均一になって被処理基板に反りが生じたり、スリップなどを発生させることがある。
従って、第1の昇温工程での昇温レートは、第3の昇温工程の昇温レート以下、好ましくは3ステップの昇温工程中、最も低く設定される。
以上のように、第1の昇温工程〜第3の昇温工程の昇温レートとしては、第2の昇温工程>第3の昇温工程≧第1の昇温工程となるように設定することが、スループットを高め、サーマル・バジェットを抑制しつつ、オーバーシュートや、被処理基板の反り、スリップなどを防止する観点から好ましいことがわかる。具体的には、例えば、第2の昇温工程の昇温レートは40℃〜60℃/秒、第3の昇温工程の昇温レートは15℃〜30℃/秒、第1の昇温工程の昇温レートは5℃〜15℃/秒とすることが好ましい。
また、本実施形態に係る熱処理方法は、減圧〜常圧までの範囲で行われる熱処理に適用可能であり、例えば処理圧力は106.66Pa〜101325Paとすることが好ましい。
図2は、本発明の一実施形態に係る基板処理方法を実施可能な熱処理装置の概略構成図である。この熱処理装置100は、制御性がよい短時間アニール(RTA;Rapid Thermal Annealing)を行なうためのRTP装置として構成されており、例えばウエハWに形成した薄膜に不純物をドープした後の800〜1100℃程度の高温領域でのアニール処理などに用いることができる。
図2において、符号1は、円筒状のプロセスチャンバーであり、このプロセスチャンバー1の下方には下部発熱ユニット2が着脱可能に設けられ、また、プロセスチャンバー1の上方には、下部発熱ユニット2と対向するように上部発熱ユニット4が着脱可能に設けられている。下部発熱ユニット2は、水冷ジャケット3の上面に複数配列された加熱手段としてのタングステンランプ6を有している。同様に、上部発熱ユニット4は、水冷ジャケット5と、その下面に複数配列された加熱手段としてのタングステンランプ6とを有している。なお、ランプとしては、タングステンランプ6に限らず、例えば、ハロゲンランプ、Xeランプ、水銀ランプ、フラッシュランプ等でもよい。このように、プロセスチャンバー1内において互いに対向して配備された各タングステンランプ6は、図示しない電源に接続されており、そこからの電力供給量を調節する制御部(プロセスコントローラ21)を有することにより、発熱量を制御できるようになっている。
下部発熱ユニット2と上部発熱ユニット4との間には、ウエハWを支持するための支持部7が設けられている。この支持部7は、ウエハWをプロセスチャンバー1内の処理空間に保持した状態で支持するためのウエハ支持ピン7aと、処理中にウエハWの温度を計測するためのホットライナー8を支持するライナー設置部7bを有している。また、支持部7は、図示しない回転機構と連結されており、支持部7を全体として鉛直軸廻りに回転させる。これにより、処理中にウエハWが所定速度で回転し、熱処理の均一化が図られる。
チャンバ1の下方には、パイロメーター11が配置されており、熱処理中にホットライナー8からの熱線を、ポート11aおよび光ファイバー11bを介してパイロメーター11で計測することにより、間接的にウエハWの温度を把握できるようになっている。なお、直接ウエハWの温度を計測するようにしてもよい。
また、ホットライナー8の下方には、下部発熱ユニット2のタングステンランプ6との間に石英部材9が介在配備されており、図示のように前記ポート11aは、この石英部材9に設けられている。なお、ポート11aを複数配備することも可能である。
さらに、ウエハWの上方にも、上部発熱ユニット4のタングステンランプ6との間に石英部材10aが介在配備されている。また、ウエハWを囲繞するように、チャンバ1の内周面にも石英部材10bが配設されている。
なお、ウエハWを支持して昇降させるためのリフターピン(図示せず)が、ホットライナー8を貫通して設けられており、ウエハWの搬入出に使用される。
下部発熱ユニット2とプロセスチャンバー1との間、および上部発熱ユニット4とプロセスチャンバー1との間には、それぞれシール部材(図示せず)が介在されており、プロセスチャンバー1内は気密状態となる。
また、プロセスチャンバー1の側部には、ガス導入管12に接続されたガス供給源13が配備されており、プロセスチャンバー1の処理空間内に、例えばNガス、Oガス、Arガスなどのガスを導入できるようになっている。また、プロセスチャンバー1の下部には、排気管14が設けられており、図示しない排気装置により、プロセスチャンバー1内を減圧できるように構成されている。
熱処理装置100の各構成部は、CPUを備えたプロセスコントローラ21に接続されて制御される構成となっている。プロセスコントローラ21には、工程管理者が熱処理装置100を管理するためにコマンドの入力操作等を行うキーボードや、熱処理装置100の稼働状況を可視化して表示するディスプレイ等からなるユーザーインターフェース22が接続されている。
また、プロセスコントローラ21には、熱処理装置100で実行される各種処理をプロセスコントローラ21の制御にて実現するための制御プログラム(ソフトウエア)や処理条件データ等が記録されたレシピが格納された記憶部23が接続されている。
そして、必要に応じて、ユーザーインターフェース22からの指示等にて任意のレシピを記憶部23から呼び出してプロセスコントローラ21に実行させることで、プロセスコントローラ21の制御下で、熱処理装置100での所望の処理が行われる。例えば、プロセスコントローラ21によって下部発熱ユニット2と上部発熱ユニット4に設けられた各タングステンランプ6への電力供給量を制御することにより、ウエハWの加熱速度や加熱温度を調節できる。また、前記制御プログラムや処理条件データ等のレシピは、コンピュータ読み取り可能な記憶媒体、例えばCD−ROM、ハードディスク、フレキシブルディスク、フラッシュメモリなどに格納された状態のものを利用したり、あるいは、他の装置から、例えば専用回線を介して随時伝送させてオンラインで利用したりすることも可能である。
以上のように構成される熱処理装置100において、プロセスチャンバー1内のウエハ支持部7にウエハWをセットした後、気密な空間を形成する。次いで、プロセスコントローラ21の制御の下、図示しない電源から所定の電力を下部発熱ユニット2および上部発熱ユニット4の各タングステンランプ6に供給してオン(入)にすると、各タングステンランプ6が発熱し、発生した熱が石英部材9および石英部材10aを通過してウエハWに至り、レシピに基づく条件(昇温レート、加熱温度など)でウエハWが上下から急速に加熱される。ウエハWを加熱しながら、図示しない排気装置を作動させて排気管14から排気を行うことにより、チャンバ1内を減圧状態とする。
熱処理の間は、図示しない回転機構により支持部7を全体として鉛直軸廻り、つまり水平方向に例えば80rpmの回転速度で回転させることにより、ウエハWを回転させる。その結果、ウエハWへの供給熱量の均一性が確保される。
また、熱処理中にはホットライナー8の温度をパイロメーター11により計測し、間接的にウエハWの温度を計測できる。パイロメーター11により計測された温度データは、プロセスコントローラ21にフィードバックされ、レシピにおける設定温度との間に差がある場合には、タングステンランプ6への電力供給が調節される。
熱処理が終了した後は、下部発熱ユニット2および上部発熱ユニット4のタングステンランプ6をオフ(切)にするとともに、プロセスチャンバー1内に、図示しないパージポートより窒素等のパージガスを流し込みつつ排気管14から排気してウエハWを冷却した後、搬出する。
以上のような構成の熱処理装置100において、熱処理工程の一例として、例えば図3に示すような昇温経過を採用することができる。
例えば、第1の昇温工程(ステップS1)では、プロセスコントローラ21の制御の下で、ウエハ温度が常温から700℃までの区間をおよそ70秒間近くかけて、およそ10℃/秒の昇温速度となるようにウエハWを加熱する。この緩やかな昇温速度で、ウエハWの放射率が最大に達し、かつ安定化するウエハ温度である700℃に到達させることにより、ウエハWの反りの発生を防止できる。
第2の昇温工程(ステップS2)では、プロセスコントローラ21の制御の下で各タングステンランプ6への電力供給を増加させ、700℃から、前記関係式3≦(T−X)/Y≦7[ただし、T;処理温度、Y;第3の昇温レートにおける1秒当りの昇温温度幅、を示す]を満たすように規定される第2の温度、例えば処理温度が1050℃のとき、それより100℃低い950℃までの昇温区間を50℃/秒の昇温レートで、約5秒で高速昇温させる。第1の昇温工程では、ウエハWの放射率が最大に達する温度まで加熱されているので、第2の昇温工程で高速加熱を行っても、ウエハWの反りを回避することが可能である。これによりスループットを向上させるとともに、全体的なサーマル・バジェットの低減を図ることができる。
第3の昇温工程(ステップS3)では、プロセスコントローラ21の制御の下でタングステンランプ6への電力供給を減少させ、ウエハ温度が950℃から処理温度1050℃までの約100℃の区間を、20℃/秒の昇温レートで約5秒間かけて上昇させる。このように、第2の昇温工程(ステップS2)よりも低い昇温レートを採用することにより、オーバーシュートを防止できるとともに、ウエハ面内での加熱速度を均一にすることが可能であり、ウエハWにおける反りやスリップが防止される。
定温アニール工程(ステップS4)では、プロセスコントローラ21の制御の下でタングステンランプ6への電力供給を調節し、1050℃の一定温度で約15秒間アニールを実施する。その後、プロセスコントローラ21の指示により各タングステンランプ6への電力供給をオフ(切)にして所定の降温レートで降温させる(降温工程;ステップS5)。
以上のように、第1の昇温工程から第3の昇温工程(ステップS1〜ステップS3)を実施することにより、ウエハWの昇温温度を高精度に制御しつつ、高スループットでの処理が可能になる。
次に、本発明の効果を確認した試験結果について説明する。
図2と同様の熱処理装置100を使用し、実施例として図3と同様の条件で第1の昇温工程〜第3の昇温工程を含む熱処理を実施した。
すなわち、700℃までの第1の昇温工程を10℃/秒で約70秒間、700℃〜950℃までの第2の昇温工程を50℃/秒で約5秒間、950℃〜1050℃までの第3の昇温工程を20℃/秒で約5秒間それぞれ実施し、処理温度1050℃まで昇温させた。
一方、比較例として、700℃までの第1の昇温工程は実施例と同様に10℃/秒で約70秒間とし、その後処理温度1050℃までを50℃/秒の昇温レートにより約7秒間で直線的に昇温させる2ステップの昇温工程を含む熱処理を実施した。
実施例および比較例の熱処理におけるオーバーシュート(処理温度1050℃を超える過剰な昇温)の測定結果を図4に示した。図4の実施例と比較例の昇温プロファイルを比べると、比較例ではオーバーシュートが3℃と大きかったのに対し、実施例ではオーバーシュートが2℃以下に抑制されていることがわかる。また、実施例では、3ステップの昇温工程を採用したことにより、ウエハWの面内温度の均一性が比較例に比べて良好であり、昇温中のウエハWの反りを防止することができた。これに対し、比較例の2ステップの昇温工程では、実施例に比べて反りが大きく、ウエハ割れやプロセスチャンバー内のパーツ破損による信頼性の低下が懸念された。
図5は上記実施例の熱処理によりウエハWに発生したスリップの状態を、また、図6は上記比較例の熱処理によりウエハWに発生したスリップの状態を示しており、それぞれリフターピンの位置をX線トポグラフィーで観察した結果である。図5及び図6中、矢印で示す白い部分がスリップの発生場所を示している。図5と図6との比較から、比較例(図6)ではスリップを示す白い部分がリフターピン位置から線状に延びているのに対し、実施例(図5)では、スリップがリフターピン位置にのみ観察され、スリップが抑制されていることがわかる。このように、本発明の3ステップの昇温工程を実施することにより、ウエハWの欠陥を抑制し、これを利用して製造される半導体製品の歩止まりと製品の信頼性を向上させ得ることが示された。
以上、本発明の実施形態を述べたが、本発明は上記実施形態に制約されることはなく、種々の変形が可能である。
例えば、図1ではRTPの熱処理装置100を例に挙げて説明したが、本発明は、基板に対して800℃以上の温度で成膜等を行う処理や、プラズマを利用して同様に800℃以上の温度でCVD成膜等を行う処理にも適用できる。
また、被処理基板が、例えば液晶表示ディスプレイ(LED)に代表されるフラットパネルディスプレイ(FPD)用のガラス基板である場合や、化合物半導体基板などである場合にも本発明の技術思想を適用できる。
基板処理方法の一実施形態である熱処理方法の手順を説明するためのフロー図である。 熱処理装置の概略構成を示す断面図である。 ウエハ温度の経時変化を示す図面である。 処理温度付近でのウエハ温度のプロファイルを示す図面である。 実施例における熱処理後のスリップを示す図面。 比較例における熱処理後のスリップを示す図面。
符号の説明
1:プロセスチャンバー
2:下部発熱ユニット
3:水冷ジャケット
4:上部発熱ユニット
5:水冷ジャケット
6:タングステンランプ
7:支持部
7a:ウエハ支持ピン
7b:ライナー設置部
8:ホットライナー
9:石英部材
10a,10b:石英部材
11:パイロメーター
12:ガス導入管
13:ガス供給源
14:排気管
21:プロセスコントローラ
22:ユーザーインターフェース
23:記憶部

Claims (12)

  1. 基板処理装置の処理室内で、被処理基板に対し800℃以上の処理温度で処理を行う基板処理方法であって、
    前記被処理基板の放射率が最大になる第1の温度まで被処理基板を第1の昇温レートで加熱する第1の昇温工程と、
    前記第1の温度から、前記処理温度よりも低い第2の温度に達するまで被処理基板を第2の昇温レートで加熱する第2の昇温工程と、
    前記第2の温度から、前記処理温度に達するまで被処理基板を第3の昇温レートで加熱する第3の昇温工程と、
    を含み、
    前記第2の温度Xは、次の関係式
    3≦(T−X)/Y≦7
    [ただし、T;処理温度、Y;第3の昇温レートにおける1秒当りの昇温温度幅、を示す]
    を満たすように規定される温度であり、
    前記第2の昇温レートは、前記第3の昇温レートよりも大きいことを特徴とする、基板処理方法。
  2. 前記第3の昇温レートは、前記第1の昇温レート以上であることを特徴とする、請求項1に記載の基板処理方法。
  3. 前記第2の昇温レートが、40℃/秒〜60℃/秒であることを特徴とする、請求項1または請求項2に記載の基板処理方法。
  4. 前記第3の昇温レートが、15℃/秒〜30℃/秒であることを特徴とする、請求項3に記載の基板処理方法。
  5. 前記第1の昇温レートが、5℃/秒〜15℃/秒であることを特徴とする、請求項3または請求項4に記載の基板処理方法。
  6. 前記処理温度が800℃〜1100℃であることを特徴とする、請求項1から請求項5のいずれか1項に記載の基板処理方法。
  7. 被処理基板がシリコン基板であり、前記第1の温度が600℃〜700℃であることを特徴とする、請求項1から請求項6のいずれか1項に記載の基板処理方法。
  8. 前記基板処理装置は、RTP装置であることを特徴とする、請求項1から請求項7のいずれか1項に記載の基板処理方法。
  9. 処理圧力が、106.66Pa以上101325Pa以下であることを特徴とする、請求項1から請求項8のいずれか1項に記載の基板処理方法。
  10. コンピュータ上で動作し、実行時に、請求項1から請求項9のいずれか1項に記載された基板処理方法が行なわれるように前記基板処理装置を制御することを特徴とする、制御プログラム。
  11. コンピュータ上で動作する制御プログラムが記憶されたコンピュータ記憶媒体であって、前記制御プログラムは、実行時に、請求項1から請求項9のいずれか1項に記載された基板処理方法が行なわれるように前記基板処理装置を制御するものであることを特徴とする、コンピュータ記憶媒体。
  12. 被処理基板を収容する処理容器と、
    前記処理容器内で被処理基板を加熱する加熱手段と、
    前記処理容器内で請求項1から請求項9のいずれか1項に記載された基板処理方法が行なわれるように制御する制御部と、
    を備えたことを特徴とする、基板処理装置。
JP2005251820A 2004-11-04 2005-08-31 基板処理方法 Expired - Fee Related JP4877713B2 (ja)

Priority Applications (8)

Application Number Priority Date Filing Date Title
JP2005251820A JP4877713B2 (ja) 2005-08-31 2005-08-31 基板処理方法
CN2005800364562A CN101048858B (zh) 2004-11-04 2005-11-02 绝缘膜形成方法及基板处理方法
US11/718,582 US7915179B2 (en) 2004-11-04 2005-11-02 Insulating film forming method and substrate processing method
KR1020077010211A KR100939125B1 (ko) 2004-11-04 2005-11-02 절연막 형성 방법 및 기판 처리 방법
CN2010102634200A CN101937844B (zh) 2004-11-04 2005-11-02 绝缘膜形成方法
KR1020097017507A KR101005953B1 (ko) 2004-11-04 2005-11-02 절연막 형성 방법
PCT/JP2005/020190 WO2006049199A1 (ja) 2004-11-04 2005-11-02 絶縁膜形成方法および基板処理方法
TW094138883A TW200629373A (en) 2004-11-04 2005-11-04 Insulation film forming method and computer recording media

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005251820A JP4877713B2 (ja) 2005-08-31 2005-08-31 基板処理方法

Publications (2)

Publication Number Publication Date
JP2007067196A true JP2007067196A (ja) 2007-03-15
JP4877713B2 JP4877713B2 (ja) 2012-02-15

Family

ID=37929030

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005251820A Expired - Fee Related JP4877713B2 (ja) 2004-11-04 2005-08-31 基板処理方法

Country Status (1)

Country Link
JP (1) JP4877713B2 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010123588A (ja) * 2008-11-17 2010-06-03 Sumco Corp シリコンウェーハ及びその熱処理方法
JP5445670B2 (ja) * 2010-03-25 2014-03-19 株式会社Ihi 耐酸化コーティング層の形成方法
CN112466762A (zh) * 2020-11-09 2021-03-09 太极半导体(苏州)有限公司 一种基板翘曲改良的注塑烘烤工艺
US10978310B2 (en) 2018-03-26 2021-04-13 Kokusai Electric Corporation Method of manufacturing semiconductor device and non-transitory computer-readable recording medium capable of adjusting substrate temperature

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11204517A (ja) * 1998-01-12 1999-07-30 Sony Corp シリコン酸化膜の形成方法、及びシリコン酸化膜形成装置
JP2000331949A (ja) * 1999-05-25 2000-11-30 Hitachi Ltd 半導体集積回路装置の製造方法
JP2004235489A (ja) * 2003-01-31 2004-08-19 Trecenti Technologies Inc 半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11204517A (ja) * 1998-01-12 1999-07-30 Sony Corp シリコン酸化膜の形成方法、及びシリコン酸化膜形成装置
JP2000331949A (ja) * 1999-05-25 2000-11-30 Hitachi Ltd 半導体集積回路装置の製造方法
JP2004235489A (ja) * 2003-01-31 2004-08-19 Trecenti Technologies Inc 半導体装置の製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010123588A (ja) * 2008-11-17 2010-06-03 Sumco Corp シリコンウェーハ及びその熱処理方法
JP5445670B2 (ja) * 2010-03-25 2014-03-19 株式会社Ihi 耐酸化コーティング層の形成方法
US9234295B2 (en) 2010-03-25 2016-01-12 Ihi Corporation Method for forming oxidation resistant coating layer
US10978310B2 (en) 2018-03-26 2021-04-13 Kokusai Electric Corporation Method of manufacturing semiconductor device and non-transitory computer-readable recording medium capable of adjusting substrate temperature
CN112466762A (zh) * 2020-11-09 2021-03-09 太极半导体(苏州)有限公司 一种基板翘曲改良的注塑烘烤工艺

Also Published As

Publication number Publication date
JP4877713B2 (ja) 2012-02-15

Similar Documents

Publication Publication Date Title
JP6270952B1 (ja) 基板処理装置、半導体装置の製造方法および記録媒体。
US20200333766A1 (en) Substrate processing apparatus, substrate processing method, semiconductor device manufacturing method, and control program
JP5084508B2 (ja) クリーニング方法
US20170283945A1 (en) Substrate Processing Apparatus
WO2010038674A1 (ja) 基板の異常載置状態の検知方法、基板処理方法、コンピュータ読み取り可能な記憶媒体および基板処理装置
JP5106331B2 (ja) 基板載置台の降温方法、コンピュータ読み取り可能な記憶媒体および基板処理システム
US7432475B2 (en) Vertical heat treatment device and method controlling the same
US20160090651A1 (en) Substrate processing apparatus
JP6262333B2 (ja) 基板処理装置、半導体装置の製造方法及びプログラム
JP6318139B2 (ja) 基板処理装置、半導体装置の製造方法及びプログラム
JP4877713B2 (ja) 基板処理方法
US10236223B2 (en) Substrate processing method, program, apparatus and system to determine substrate processing result
KR101500050B1 (ko) 피처리체의 냉각 방법, 냉각 장치 및 컴퓨터 판독 가능한 기억 매체
JP3474261B2 (ja) 熱処理方法
US6407368B1 (en) System for maintaining a flat zone temperature profile in LP vertical furnace
TWI618150B (zh) 熱處理裝置、熱處理方法及程式
JP2008153592A (ja) 基板処理装置および基板処理方法
JP7574241B2 (ja) 基板処理装置、半導体装置の製造方法及びプログラム
WO2022196063A1 (ja) 基板処理装置、半導体装置の製造方法及びプログラム
JP6630237B2 (ja) 半導体装置の製造方法、基板処理装置及びプログラム
JPWO2005008755A1 (ja) 温度制御方法、基板処理装置及び半導体製造方法
JP2023168056A (ja) 基板処理装置、半導体装置の製造方法及びプログラム
WO2022168678A1 (ja) 基板処理方法、基板処理装置
JP2010040806A (ja) シリコンウェーハの熱処理方法
JP5474317B2 (ja) 半導体デバイスの製造方法及び基板処理装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080414

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20111122

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20111122

R150 Certificate of patent (=grant) or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20141209

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees