JPS5914889B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5914889B2 JPS5914889B2 JP54105296A JP10529679A JPS5914889B2 JP S5914889 B2 JPS5914889 B2 JP S5914889B2 JP 54105296 A JP54105296 A JP 54105296A JP 10529679 A JP10529679 A JP 10529679A JP S5914889 B2 JPS5914889 B2 JP S5914889B2
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- JP
- Japan
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- etching
- pattern
- positive resist
- film
- resist
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/0035—Multiple processes, e.g. applying a further resist layer on an already in a previously step, processed pattern or textured surface
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Drying Of Semiconductors (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、特に金扉薄膜例
えばＡｔ蒸着膜等の被膜をドライエッチング法により選
択的にエッチングせしめ、高密度な微細パターンを精度
良〈高歩留りに得る事を目的とする。
えばＡｔ蒸着膜等の被膜をドライエッチング法により選
択的にエッチングせしめ、高密度な微細パターンを精度
良〈高歩留りに得る事を目的とする。
従来例えばＡｔ蒸着膜を選択的にエッチングする場合、
パターン寸法が６ミクロン以下ぐらいになるとケミカル
エッチングでの横方向の入り込みが無視出来な〈なわ、
特に段部ではＡｔのクラックが生じ易く、エッチング液
の入わ込みが顕著で断線が生じ易い。
パターン寸法が６ミクロン以下ぐらいになるとケミカル
エッチングでの横方向の入り込みが無視出来な〈なわ、
特に段部ではＡｔのクラックが生じ易く、エッチング液
の入わ込みが顕著で断線が生じ易い。
そのため現在ではＡｔのドライエッチング化が行なわれ
る様になつてきた。しかしこのドライエッチングはまだ
確立したプ５ ロセスとは言えず、例えばＡｔのエッチ
ングマスクであるポジ型フォトレジスト（以下ポジレジ
ストと称する）とＡｔのエッチング比が約１対１である
ため、ポジレジストの膜厚を厚く塗布しなければならな
い。又、Ａｔのドライエッチング寺に１０は温度が非常
に高くなるため、ポジレジストのポストベーク温度又は
ポストベーク時間が不足すると、ポジレジストが軟化し
てパノーンエツヂが〈ずれ、隣のパターンとショートす
る事もある。したがつてポジレジストパターン出し後の
ポストベ１５−ク温度をポジレジストの軟化温度である
１４０℃以上で１５分以上焼く必要がある。そうすると
ポジレジスト膜厚は、Ａｔを１ミクロンとすると凸部の
薄くなる事を考慮して１．５〜２ミクロンぐらい塗布す
る必要があわ、１４０℃以上でポスト２０ベークすると
ポジレジストが膨潤してパターンがくずれ、隣のパター
ンとショートする危険がある。一方ポジレジストが１．
５ミクロン以下ぐらいではほとんど膨潤しないが、こん
どはＡｔのエッチングマスクにならない危険が生じる。
このように従２５来のドライエッチング法はまだ多くの
問題が存在する。本発明は以上の問題点を解決するもの
で、以下図面に沿つて実施例とともに本発明を詳細に説
明する。
る様になつてきた。しかしこのドライエッチングはまだ
確立したプ５ ロセスとは言えず、例えばＡｔのエッチ
ングマスクであるポジ型フォトレジスト（以下ポジレジ
ストと称する）とＡｔのエッチング比が約１対１である
ため、ポジレジストの膜厚を厚く塗布しなければならな
い。又、Ａｔのドライエッチング寺に１０は温度が非常
に高くなるため、ポジレジストのポストベーク温度又は
ポストベーク時間が不足すると、ポジレジストが軟化し
てパノーンエツヂが〈ずれ、隣のパターンとショートす
る事もある。したがつてポジレジストパターン出し後の
ポストベ１５−ク温度をポジレジストの軟化温度である
１４０℃以上で１５分以上焼く必要がある。そうすると
ポジレジスト膜厚は、Ａｔを１ミクロンとすると凸部の
薄くなる事を考慮して１．５〜２ミクロンぐらい塗布す
る必要があわ、１４０℃以上でポスト２０ベークすると
ポジレジストが膨潤してパターンがくずれ、隣のパター
ンとショートする危険がある。一方ポジレジストが１．
５ミクロン以下ぐらいではほとんど膨潤しないが、こん
どはＡｔのエッチングマスクにならない危険が生じる。
このように従２５来のドライエッチング法はまだ多くの
問題が存在する。本発明は以上の問題点を解決するもの
で、以下図面に沿つて実施例とともに本発明を詳細に説
明する。
３０第１図は本発明のＡｔのドライエッチングによるパ
ターン出しの工程を示す。
ターン出しの工程を示す。
まずＡにおいて、シリコン基１を酸化してシリコン酸化
膜２を形成する。続いてＡι膜３を例えば抵抗加熱法に
より約１ミクロン形成する。その後ポジレジストＡＺ３
５１３５０Ｊ（ＳＨＩＰＬＥＹ社製）を約１．８ミクロ
ン塗布し紫外線により露光して約３ミクロン間隔にポジ
レジストパターン４を形成し、１４０℃ウ１−−５分ぐ
らいでほとんどパターンくずれがない程度にポストベー
クする。
膜２を形成する。続いてＡι膜３を例えば抵抗加熱法に
より約１ミクロン形成する。その後ポジレジストＡＺ３
５１３５０Ｊ（ＳＨＩＰＬＥＹ社製）を約１．８ミクロ
ン塗布し紫外線により露光して約３ミクロン間隔にポジ
レジストパターン４を形成し、１４０℃ウ１−−５分ぐ
らいでほとんどパターンくずれがない程度にポストベー
クする。
ＢｆｌＣ．｝いて、ネガレジストＭＲ７４７（ＫＯＤＡ
Ｋ社製）５を基板表面に約０．１〜０．５ミクロン塗布
し、その後１４０℃〜１６０℃ぐらいで１０分ぐらいＮ
２中で焼く。次に、垂直方向性の強いエツチング装置で
ある例えば平行電極板を設けた反応性スパッタ装置を用
いて、まず酸素ガス１５ｃｃ，真空度０．２Ｔ０ｒｒ、
電力２００Ｗの条件で凹部に形成されたネガレジスト５
を基板表面の垂直方向からエツチングしＡｔの一部を露
出する。この時、垂直方向のドライエツチングにより、
Ａｔ膜３上ならびにポジレジストパターン１４土のネガ
レジスト１５は除去されるが、ネガレジスト５の一部５
″がポジレジストパターン４の側面に残る。これはレジ
ストのエツチングがほぼ垂直方向しかエツチングさわな
い為である。続いて例えば四塩化炭素ガス３０ｃｃ，真
空度０．０１Ｔ０ｒｒ、電力３００Ｗの条件で、露出し
たＡｔを約１０分ぐらいエツチングする。以上によりポ
ジレジストパターン４とほぼ同等のパノーン巾でＡｔパ
ノーン６が形成される。以上の条件でＡｔのエツチング
による反応熱が１８０℃ぐらいに土昇してもネガレジス
トは耐える事から、ポジレジストパノーン１４は側面の
ネガレジスト１５′によりくずれる事はない。
Ｋ社製）５を基板表面に約０．１〜０．５ミクロン塗布
し、その後１４０℃〜１６０℃ぐらいで１０分ぐらいＮ
２中で焼く。次に、垂直方向性の強いエツチング装置で
ある例えば平行電極板を設けた反応性スパッタ装置を用
いて、まず酸素ガス１５ｃｃ，真空度０．２Ｔ０ｒｒ、
電力２００Ｗの条件で凹部に形成されたネガレジスト５
を基板表面の垂直方向からエツチングしＡｔの一部を露
出する。この時、垂直方向のドライエツチングにより、
Ａｔ膜３上ならびにポジレジストパターン１４土のネガ
レジスト１５は除去されるが、ネガレジスト５の一部５
″がポジレジストパターン４の側面に残る。これはレジ
ストのエツチングがほぼ垂直方向しかエツチングさわな
い為である。続いて例えば四塩化炭素ガス３０ｃｃ，真
空度０．０１Ｔ０ｒｒ、電力３００Ｗの条件で、露出し
たＡｔを約１０分ぐらいエツチングする。以上によりポ
ジレジストパターン４とほぼ同等のパノーン巾でＡｔパ
ノーン６が形成される。以上の条件でＡｔのエツチング
による反応熱が１８０℃ぐらいに土昇してもネガレジス
トは耐える事から、ポジレジストパノーン１４は側面の
ネガレジスト１５′によりくずれる事はない。
以上の説明はＡｔのエツチングを例にとつたが、他にＭ
Ｏやポリシリコン等ハロゲン化合物系ガスでエツチング
される物質をポジレジストマスクにより長時間エツチン
グする事により、反応熱でエツチング温度が上昇する様
な場合にも本発明方法を用いる事により、ポジレジスト
パターンのマスクはくずれない。以上の事から本発明方
法によると、微細なポジレジストパターンでレジスト膜
厚が厚い様な場合のエツチングに際し、エツチング中の
温度がポジレジスト軟化温度以上になつてもポジレジス
トパノーンのエツヂはくずねる事がない。
Ｏやポリシリコン等ハロゲン化合物系ガスでエツチング
される物質をポジレジストマスクにより長時間エツチン
グする事により、反応熱でエツチング温度が上昇する様
な場合にも本発明方法を用いる事により、ポジレジスト
パターンのマスクはくずれない。以上の事から本発明方
法によると、微細なポジレジストパターンでレジスト膜
厚が厚い様な場合のエツチングに際し、エツチング中の
温度がポジレジスト軟化温度以上になつてもポジレジス
トパノーンのエツヂはくずねる事がない。
また、ポジレジスパメーンの両側面にはネガレジストが
形成されている為、レジストパノーン寸法が若干広くな
板 ドライエツチングによる少しの横方向のエツチング
があつても、基準のポジレジストパターン巾にほぼ同等
のエッチングパターン巾が得られ、パターンの細りの心
配がなく歩留り向上につながジ、微細な半導体装置の製
造に有益である。
形成されている為、レジストパノーン寸法が若干広くな
板 ドライエツチングによる少しの横方向のエツチング
があつても、基準のポジレジストパターン巾にほぼ同等
のエッチングパターン巾が得られ、パターンの細りの心
配がなく歩留り向上につながジ、微細な半導体装置の製
造に有益である。
第１〜３図は本発明の一実施例のドライエツチング工程
図である。 １・・・・・・シリコン基板、２・・・・・・シリコ図
俊化膜、３・・−・・Ａｔ膜、４・・・・・・ポジレジ
ストパノーン、５・・・・・・ネガレジスト膜、５″・
・・・・・ネガレジスト膜１５の一部、６・・・・・・
Ａｔ膜３の選択エツチング後のパ汐一ン。
図である。 １・・・・・・シリコン基板、２・・・・・・シリコ図
俊化膜、３・・−・・Ａｔ膜、４・・・・・・ポジレジ
ストパノーン、５・・・・・・ネガレジスト膜、５″・
・・・・・ネガレジスト膜１５の一部、６・・・・・・
Ａｔ膜３の選択エツチング後のパ汐一ン。
Claims (1)
- １ 半導体基板上に選択的にポジ型フォトレジストパタ
ーンを形成せしめ、次にネガ型フォトレジストを全面に
塗布する工程と、次にドライエッチング方法により前記
ネガ型フォトレジストを前記基板の垂直方向からエッチ
ングせしめ、前記ポジ型フォトレジストパターン側面に
前記ネガ型フォトレジスト膜を形成する工程と、側面に
ネガ型フォトレジストが形成された前記ポジ型フォトレ
ジストパターンをエッチングマスクとする工程を備えた
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54105296A JPS5914889B2 (ja) | 1979-08-17 | 1979-08-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54105296A JPS5914889B2 (ja) | 1979-08-17 | 1979-08-17 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5629326A JPS5629326A (en) | 1981-03-24 |
| JPS5914889B2 true JPS5914889B2 (ja) | 1984-04-06 |
Family
ID=14403719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54105296A Expired JPS5914889B2 (ja) | 1979-08-17 | 1979-08-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5914889B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0953273A (ja) * | 1995-08-14 | 1997-02-25 | Masaya Nagashima | Ｕ字溝 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59163829A (ja) * | 1983-03-08 | 1984-09-14 | Matsushita Electronics Corp | パタ−ン形成方法 |
| JPS6010732A (ja) * | 1983-06-30 | 1985-01-19 | Toshiba Corp | 半導体装置の製造方法 |
| JPH0695503B2 (ja) * | 1983-12-26 | 1994-11-24 | 富士通株式会社 | パターン形成方法およびその実施に使用する装置 |
| US4634645A (en) * | 1984-04-13 | 1987-01-06 | Nippon Telegraph And Telephone Corporation | Method of forming resist micropattern |
| JP2604350B2 (ja) * | 1985-06-05 | 1997-04-30 | 日本電気株式会社 | エッチング方法 |
| JPS62120030A (ja) * | 1985-11-20 | 1987-06-01 | Toshiba Corp | 微細パタ−ンの形成方法 |
| US5663107A (en) * | 1994-12-22 | 1997-09-02 | Siemens Aktiengesellschaft | Global planarization using self aligned polishing or spacer technique and isotropic etch process |
-
1979
- 1979-08-17 JP JP54105296A patent/JPS5914889B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0953273A (ja) * | 1995-08-14 | 1997-02-25 | Masaya Nagashima | Ｕ字溝 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5629326A (en) | 1981-03-24 |
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