JPH11513114A

JPH11513114A - Ｖｃｃレベル検出回路

Info

Publication number: JPH11513114A
Application number: JP9509242A
Authority: JP
Inventors: ブレーマー、ジェフリー・イー; シュニッツレイン、ポール・ジー
Original assignee: アドバンスド・マイクロ・ディバイシス・インコーポレーテッド
Priority date: 1995-08-17
Filing date: 1995-11-02
Publication date: 1999-11-09
Also published as: EP0842437A1; WO1997007409A1; US5753841A

Abstract

(57)【要約】ＶＣＣの状態が５．０または３．３ボルトであることを示す制御信号を発生する供給電圧検出回路が説明されている。この制御信号は、オーディオ処理集積回路中のＡ／Ｄおよび、またはＤ／Ａ回路、およびクロック周波数または電流駆動を制御する別の回路によって使用されるアナログ基準信号を発生するために使用される。５．０または３．３ボルトの供給電圧のいずれが存在しているかに応じて構成可能な入力バッファもまた説明されている。入力バッファは、２個の入力バッファ回路を含んでいる。第１の入力バッファ回路の出力は、ＶＣＣが５．０ボルトに等しい場合に有効データとして出力される。第２の入力バッファ回路の出力は、ＶＣＣが３．３ボルトに等しい場合に有効データとして出力される。

Description

【発明の詳細な説明】ＶＣＣレベル検出回路［発明の背景］１．発明の分野本発明は、電力供給電圧検出回路に関する。特に、本発明は、種々の入出力バッファおよびその他の回路を制御するために使用されるモノリシック集積オーディオ処理回路における３．３／５．０ボルトの供給電圧用の電圧検出回路に関する。２．関連技術の簡単な説明パーソナルコンピュータすなわちＰＣ内のＣＤオーディオ品質の音響に対するめまぐるしい要求、および５．０ボルトから３．３ボルトへの電力供給レベルの移行のために、特に混合アナログデジタル回路内における集積回路構造について妥協的な決断が為されている。ＰＣが５．０ボルトから３．３ボルトの動作システムに変化している現在の移行期間において、集積回路に対する要求はますます難しいものになってきた。製造業者は、同じチップが３．３ボルトおよび５．０ボルトの両電源システムで動作することを要求し、それによって回路はオーディオ性能を何等低下させずにはるかに広い供給電圧範囲にわたって動作しなければならないことが要求される。集積回路装置は５．０ボルトの電源システム（デスクトップまたはワークステーション）および３．３ボルトのシステム（ラップトップ）の両方に内蔵されているため、オーディオ処理回路の統一性を維持するように１つの電源システムから別のものへの変化を補償するためにオーディオ処理回路内においてアナログ基準電圧を設定するＶＣＣ検出回路および方法が必要とされている。典型的に、５．０ボルトのシステムに対して、集積回路の設計者は速度および電力消費を最適化し、かつラッシュ・スルー(rush-through)電流効果による基板雑音注入を制限する集積回路を構成するためにより小さい物理的装置寸法を使用する。３．３ボルトのシステムに対しては、集積回路の設計者は物理的装置寸法、すなわち５．０ボルトのシステムによって要求されるものと同じタイミング要求を満たすためにデジタル論理回路のゲート駆動装置の寸法を増加させている。オーディオ処理回路内のアナログ回路に対する設計妥協は、デジタル回路に対するものに類似している。これは、設計者が最適なダイナミック範囲およびオーディオ品質性能を求めるためである。典型的に５．０ボルトのシステムに対して、３．３ボルトのシステムよりも大きい基準レベルが設定される。オーディオ信号用のアナログ演算増幅器は、高い電力供給レベルで、したがって３．３ボルトレベルで補償を行わずに大きい電圧スイングを提供することができ、５．０ボルトにおける信号対雑音比は３．３ボルトのものよりも優れている。３．３ボルトでの補償は全体的なオーディオダイナミック範囲、およびしたがって性能を改良するために必要である。本発明は、混合アナログデジタルオーディオ回路環境内のこの問題を解決するものである。ＴＴＬレベルのバスに対しても、供給電圧（ＶＣＣ）レベルに応じて構成可能な入力バッファ回路が必要とされている。［発明の概要］本発明は、３．３ボルトまたは５．０ボルトのいずれの供給電圧が使用されているかを感知し、オーディオ処理集積回路上のＡ／ＤおよびＤ／Ａ回路に対してアナログ基準電圧値を設定するために使用される論理レベルの制御信号を発生する電圧検出回路に関する。制御信号はまた（１）クロック駆動回路の駆動強度を調節し、（２）非重畳クロック発生器の遅延を調節し、（３）遅延臨界メモリ信号の遅延を調節し、（４）Ｉ／Ｏバッファの入力バッファ回路の電圧しきい値レベルを選択し、（５）ここに記載されているその他の回路を制御するために使用される。本発明はまたＴＴＬレベルのバスと通信するようにＩ／Ｏバッファの一部分として入力バッファとして構成されることができる。本発明は好ましくは３．３および５．０ボルトの多レベル環境で動作する。本発明において、ＴＴＬレベルのバス上でＴＴＬ論理“１”または“０”を適切に検出するために２個の入力バッファ回路が使用され、両入力バッファがＴＴＬレベルのバスに接続されている。各入力バッファ回路の出力は、マルチプレクサに接続されている。論理“１”または“０”の制御信号は、システムが５．０または３．３ボルトのいずれで動作するのかに応じて、有効データ出力として出力されるべきマルチプレクサの適切な入力を選択する。したがって、５．０ボルトのシステムが存在していることを制御信号が示した場合は、５．０ボルトの電力供給用に設定されたトリップポイントを持つＴＴＬレベルを検出するように構成された入力回路の出力がマルチプレクサから出力される。同様にして、３．３ボルトの動作環境では、制御信号は、３．３ボルトの動作システム用に設定されたトリップポイントを有する適切なＴＴＬレベルを選択するように構成された入力バッファ回路からマルチプレクサ出力を選択する。それによって、システムが５．０または３．３ボルトのいずれで動作しているかに応じていずれかの入力バッファ回路の出力を選択することにより、入力バッファ回路のトリップレベルをダイナミックに修正する必要なしにほぼ１．４乃至１．５ボルトのトリップレベルが維持される。［図面の簡単な説明］図１は、本発明のＶＣＣ検出回路および全体的なシステム構造を示したブロック図である。図２は、本発明のＶＣＣ検出回路のブロック図である。図３は、本発明のＶＣＣ検出回路（ＶＣＣＤＥＴ）の概略図である。図４は、本発明のアナログ基準発生回路（ＡＲＥＦＧＥＮ）の概略図である。図５は、本発明のバンドギャップ発生器（バンドギャップ）の概略図である。図６は、Ａ／ＤおよびＤ／Ａ変換器（ＴＲＩＭＤＡＣ）を調整するために使用される信号を発生するアナログ基準発生回路を概略的に示している。図７は、本発明のＶＣＣ検出回路によって発生された制御信号により制御されるクロック発生遅延回路のブロック図である。図８は、本発明のＶＣＣ検出回路によって発生された制御信号を使用する電荷ポンプ回路のブロック図である。図９は、本発明の選択可能なバッファ駆動回路の概略図である。図１０は、本発明の構成可能な入力バッファ回路の概略図である。［好ましい実施形態の詳細な説明］図１において、本発明のＶＣＣ電圧供給検出回路の全体的なシステム構造のブロック図が示されている。本発明は、コーディック内にＡ／ＤおよびＤ／Ａ変換器回路を含む単一のモノリシックオーディオ処理集積回路内に内蔵されていることが好ましいが、本発明はまたモノリシックオーディオ処理集積回路の外部の別個の集積回路装置に含まれてもよいことが理解されなければならない。好ましい実施形態において、図１に示された各ブロックは単一のモノリシック集積回路コーディック装置内に構成されている。別の実施形態では、これらブロックの任意の１以上のものが、残りのブロックに電気的に接続された別個の集積回路装置に存在してもよい。ＶＣＣＤＥＴブロック12は、オーディオ処理集積回路すなわちチップが動作しているのは５．０または３．３ボルトのいずれのシステムかを決定し、その決定を行った後、ＶＣＣＤＥＴブロック12はデジタル制御信号ＡＶＣＣＩＳ５を論理 “１”または論理“０”レベルに設定する。論理“１”のＡＶＣＣＩＳ５信号は、５．０ボルトのシステムが存在していることを示す。論理“０”は、３．３ボルト供給電圧環境を示す。この制御信号は、以下に説明するように３．３ボルトまたは５．０ボルトの両システムに対して最適なオーディオ性能が達成されることができるように、図１におけるその他種々のデジタルおよびアナログブロック内における回路選択を制御する。図２を参照すると、ＶＣＣＤＥＴブロック12は、ＶＣＣＬＡＴＣＨブロック26 に入力される出力信号ＤＥＴ35を発生する。ＶＣＣＬＡＴＣＨブロック26は、リセット信号27の終わりに制御信号ＡＶＣＣＩＳ５の状態を設定し、ここでリセット信号27がＶＣＣＬＡＴＣＨブロック26に供給され、パワーアップリセット機能を実施する。リセット信号の終わりに、信号ＡＶＣＣＩＳ５の状態はＶＣＣＬＡＴＣＨブロック26から制御信号ＡＶＣＣＩＳ５として出力される。別の実施形態において、ＶＣＣＬＡＴＣＨブロック26およびパワーアップリセット信号を使用せずに、出力信号ＤＥＴ35が制御信号ＡＶＣＣＩＳ５として使用されることができる。制御信号ＡＶＣＣＩＳ５は、バンドギャップブロック22内のバンドギャップ回路がＡＲＥＦＧＡＰブロック14の出力信号ＡＲＥＦＩＮＴを基準とするため、バンドギャップブロック22の出力信号ＶＧＡＰを制御し、ここで信号ＡＲＥＦＩＮＴは制御信号ＡＶＣＣＩＳ５の状態によって決定された基準電圧である。制御信号ＡＶＣＣＩＳ５は、ＴＲＩＭＤＥＣブロック18によって出力された２つのフルスケール基準電圧ＴＲＥＦＮＥＧおよびＴＲＲＥＦＰＯＳの選択を制御するために使用され、それらはオーディオ処理集積回路内のシグマ・デルタＡ／ＤおよびＤ／Ａ回路へのアナログ基準電圧として出力されることが好ましい。制御信号ＡＶＣＣＩＳ５は、３．３ボルトのシステムではなく５．０ボルトの動作システムに対する大きいフルスケール基準電位を設定するために使用され、Ａ／ＤおよびＤ／Ａ回路に対して可能性のある最高のダイナミック範囲およびオーディオ性能を生成する。図３を参照すると、ＶＣＣＤＥＴブロック12は、基準演算増幅器32および１対のバイポーラトランジスタＱ１およびＱ２を含むバンドギャップ電圧基準回路28 を使用することによって５．０ボルトまたは３．３ボルトであるＶＣＣの状態を検出する。トランジスタＱ１のエミッタは、抵抗33および31を通って接地点に結合されている。トランジスタＱ２のエミッタは、抵抗39を通って接地点に結合されている。基準演算増幅器32のバンドギャップ回路出力ノード40の電圧レベルの機能は、電力供給および温度変化とは無関係に、接地電位に関して固定された基準電位を表すものである。この基準電位は、比較器36の負の入力ノード42に接続されている。比較器36は、技術的に知られている電圧比較器から選択されることのできる簡単な電圧比較器である。比較器36の正の入力ノード41は、電圧駆動ネットワーク34の出力に接続されており、ここで電圧駆動ネットワーク34はＶＣＣに接続された抵抗35および接地に接続された抵抗37を含んでいる。電圧駆動装置の比率は、ＶＣＣが５．０ボルトと３．３ボルトとの間の中間であるときに設定され、電圧駆動ネットワーク34の出力は、ノード40上の固定した基準電位に等しい。すなわち、電圧駆動装置の比率は、０．２８＊ＶＣＣに等しいように設定されることが好ましく、ノード40上の固定した基準電位は、バンドギャップ電圧基準回路28によって好ましくは１．２ｖに等しいように設定される。したがって、ＶＣＣが５．０ボルトである場合、ノード41はノード42より高い電位であり、比較器36はＤＥＴ35で論理“１”を出力する。ＶＣＣが３．３ボルトである場合、ノード41はノード42より低い電位であり、比較器36はＤＥＴ35で論理“０”を出力する。比較器36によって発生された出力信号ＤＥＴ35は、前に述べられたＶＣＣＬＡＴＣＨブロック26に入力信号として供給される。図４を参照すると、ＡＲＥＦＧＥＮブロック14は内部アナログ基準電位信号ＡＲＥＦＩＮＴを生成し、これはＶＣＣ＝５．０ボルトの場合の一方のレベルと、ＶＣＣ＝３．３ボルトの場合の他方のレベルの２つの電圧レベルの間で選択可能である。ＡＲＥＦＩＮＴと同じである外部アナログ基準電位ＡＲＥＦはまた、ユーザーによる或は外部システムによる使用のためにＡＲＥＦＧＥＮブロック14によって発生される。アナログ基準信号の外部濾波のために、示されていない外部キャパシタがアナログ基準信号源ＣＦＩＬＴ用のＩ／Ｏピン51に接続される。これは、典型的にフィルタキャパシタの値が集積回路装置内における実効的な実施には大き過ぎるために行なわれる。動作において、制御信号ＡＶＣＣＩＳ５は、ＡＲＥＦＧＥＮブロック14の入力ノード50に入力される。インバータ52および53は、信号ＡＶＣＣＩＳ５をバッファするため使用される。信号ＡＶＣＣＩＳ５が論理“１”であり、ＶＣＣ＝５．０ボルトを示している場合、トランジスタＭＮ２はオフになり、またトランジスタＭＮ１はオンになり、電圧駆動ネットワーク54によって０．３７６＊ＶＣＣに設定された共通モード基準信号ＡＲＥＦ５を生成し、大きいアナログ信号電圧スイングが得られることができる。これはまたアナログ基準信号源ＣＦＩＬＴを０．３７６＊ＶＣＣに等しく設定する。ＶＣＣ＝３．３ボルトを示す論理“０”のＡＶＣＣＩＳ５に対して、トランジスタＭＮ１はオフに切替えられ、トランジスタＭＮ２はオンに切替えられ、共通モード基準信号ＡＲＥＦ３が電圧駆動ネットワーク54を介して発生され、３．３ボルトで動作するアナログ回路に最適な信号スイングを提供するように０．３０３＊ＶＣＣで接地電位にやや近く設定された電圧レベルを有する。これはまたアナログ基準信号源ＣＦＩＬＴを０．３０３＊ＶＣＣに等しく設定する。述べられているように、共通モード基準信号ＡＲＥＦ５およびＡＲＥＦ３は、抵抗55乃至57を含む電圧駆動ネットワーク54を介して得られる。ネットワーク54 における抵抗55乃至57の値の比は、ＶＣＣ＝５．０および３．３のそれぞれに対して０．３７６および０．３０３でＶＣＣのある比率の電圧を提供する。ＡＶＣＣＩＳ５＝１の場合に選択される基準信号ＡＲＥＦ５、或はＡＶＣＣＩＳ５＝０の場合に選択される基準信号ＡＲＥＦ３は、利得が１の非反転演算増幅器60の正の入力58および利得が１の非反転演算増幅器61の正の入力59に入力される。演算増幅器60は、演算増幅器60の正の入力58で入力されたＡＲＥＦ５またはＡＲＥＦ３の値に等しい内部アナログ基準信号ＡＲＥＦＩＮＴを発生し、電流源およびシンク能力を提供する。演算増幅器61は、値がＡＲＥＦＩＮＴに等しい外部アナログ基準信号ＡＲＥＦを発生し、また電流源およびシンク能力を提供する。図５を参照すると、ＡＲＥＦＧＥＮブロック14から出力された内部アナログ基準信号ＡＲＥＦＩＮＴは、バンドギャップブロック22の入力ノード56に入力される。基準演算増幅器70およびバイポーラトランジスタＱ３およびＱ４を含むバンドギャップ電圧基準回路が使用され、内部アナログ基準信号ＡＲＥＦＩＮＴによって基準とされる。トランジスタＱ３のエミッタは、抵抗71および72を介して信号ＡＲＥＦＩＮＴに接続される。トランジスタＱ４のエミッタは、抵抗73を通って信号ＡＲＥＦＩＮＴに接続される。バンドギャップ基準電圧ノード76は、基準演算増幅器70の正の入力78に接続される。基準演算増幅器70の負の入力79は、バンドギャップ基準電圧ノード77に接続される。したがって、基準演算増幅器70によって発生された出力電圧基準信号ＶＧＡＰは、信号ＡＲＥＦＩＮＴによって基準とされる。信号ＶＧＡＰは、ＶＣＣ＝５．０またはＶＣＣ＝３．３ボルト（ここでＡＲＥＦＩＮＴ＝０．３７６＊ＶＣＣまたはＡＲＥＦＩＮＴ＝０．３０３＊ＶＣＣ）にかかわらず、バンドギャップブロック22のバンドギャップ基準回路によって１．２１０ボルトの電圧レベル＋ＡＲＥＦＩＮＴの電圧レベルに設定される。図６を参照すると、制御信号ＡＶＣＣＩＳ５は、ＴＲＩＭＤＡＣブロック18の入力ノード52に入力される。抵抗82乃至84を含む電圧駆動ネットワーク97は、抵抗82を介して内部アナログ基準電圧信号ＡＲＥＦＩＮＴに入力ノード81で接続されている。電圧駆動ネットワーク97の他方の端部は、出力電圧基準信号ＶＧＡＰに入力ノード80で接続されている。信号ＶＧＡＰは信号ＡＲＥＦＩＮＴを基準としているため、これら２つの信号の電圧レベル間の大きさの差は、ＶＣＣの電圧レベルにかかわらず一定である。抵抗駆動ネットワーク97はまた電圧タップノード85および86を備えている。制御信号ＡＶＣＣＩＳ５がＶＣＣ＝５．０ボルトに対する論理“１”のとき、インバータ88および89を介してトランジスタＭＮ３がオフにし、トランジスタＭＮ４がオンになり、非反転利得段演算増幅器24への正の入力90は電圧タップノード86の電圧レベルに設定され、それは電圧駆動ネットワーク97によって約０．７２５ボルト＋基準信号ＡＲＥＦＩＮＴの電圧レベルに設定されている。制御信号ＡＶＣＣＩＳ５がＶＣＣ＝３．３ボルトに対する論理“０”のとき、インバータ 88および89を介してトランジスタＭＮ４はオフされ、トランジスタＭＮ３がオンになり、非反転利得段演算増幅器24への正の入力90は電圧タップノード85の電圧レベルに設定され、それは電圧駆動ネットワーク97によって約０．３３５ボルト＋基準信号ＡＲＥＦＩＮＴの電圧レベルに設定されている。図１に示されているように、ＴＲＩＭＤＡＣブロック18は、このブロック18に接続されている好ましくはシグマ・デルタ変換器であるＡ／Ｄおよび、またはＤ／Ａ変換器にアナログ基準信号を供給するために使用される。このような基準信号は、変換器に対してプラスまたはマイナスのフルスケール値を設定するためにＡ／Ｄおよび、またはＤ／Ａ変換器によって使用されてもよい。図６においてＴＲＥＦＰＯＳおよびＴＲＥＦＮＥＧとして示されているこれらの信号は、非反転利得段演算増幅器24および利得が１の反転演算増幅器54によってそれぞれ発生される。演算増幅器24は、２の利得を有していることが好ましい。５．０ボルトの動作中に、ＴＲＥＦＮＥＧは約−１．４５０ボルト−ＡＲＥＦＩＮＴ（ＡＲＥＦＩＮＴ＝０．３７６＊ＶＣＣ）の電圧レベルに等しく、ＴＲＥＦＰＯＳは約１．４５０ボルト＋ＡＲＥＦＩＮＴの電圧レベルに等しい。３．３ボルトの動作中、ＴＲＥＦＮＥＧは約−０．６７０ボルト−ＡＲＥＦＩＮＴ（ＡＲＥＦＩＮＴ＝０．３０３＊ＶＣＣ）の電圧レベルに等しく、ＴＲＥＦＰＯＳは約０．６７０ボルト＋ＡＲＥＦＩＮＴの電圧レベルに等しい。非反転利得段演算増幅器24の出力98は、フィードバック抵抗95を介して演算増幅器24の負の入力91に接続され、入力抵抗100を介して利得が１の反転演算増幅器54の負の入力93に接続される。内部アナログ基準信号ＡＲＥＦＩＮＴはまた入力抵抗101を介して演算増幅器24の負の入力91に接続される。演算増幅器54の出力99は、フィードバック抵抗94を介して演算増幅器54の負の入力93に接続される。演算増幅器54の正の入力92は、内部アナログ基準信号ＡＲＥＦＩＮＴに直接接続される。制御信号ＡＶＣＣＩＳ５は、本発明のＶＣＣ検出回路と同じモノリシック構造のオーディオ処理集積回路内のレジスタにデータの単一ビットとして供給されることが好ましい。外部プロセッサは、そのレジスタ内のＡＶＣＣＩＳ５ビットの状態を得るためにレジスタ内容を読取って、オーディオ処理回路が５．０または３．３ボルト環境内で動作していることを決定する。したがって、制御および、またはゲームソフトウェアはオーディオ処理回路の電力供給電圧を通知され、動作電圧に応じてあるステップを実行することができ、例えば３．３ボルトの動作システムが検出された場合には電力節約方法を実行することができる。図７に示されている別の実施形態において、制御信号ＡＶＣＣＩＳ５は、非重畳クロック位相を生成するようにクロック発生器中の遅延を調節するためにクロック発生回路において使用される。非重畳時間は、クロック発生回路を通る伝播遅延によって決定される。クロック発生回路は、ＶＣＣ＝５．０ボルトのときよりもＶＣＣ＝３．３ボルトのときに多量の遅延を本質的に有する。制御信号ＡＶＣＣＩＳ５を使用することによって、遅延の絶対値を供給電圧変化に対して比較的一定に保つためにクロック位相のための信号路が選択されることができる。これは、クロック位相が３．３ボルトで過度の非重畳時間を有することを阻止する。図７に示されているように、位相Ｉのクロック信号202および位相IIのクロック信号204がクロック発生遅延回路200に入力される。ＶＣＣが３．３ボルトから５．０ボルトに変化したときの信号に対して比較的一定した量の遅延を維持するために、制御信号ＡＶＣＣＩＳ５は、ＶＣＣ＝３．３ボルトのときの信号に対して少ない遅延を生成するために使用される。これは回路が本質的に遅い速度で動作し、したがって少ない遅延が必要とされるためである。制御信号ＡＶＣＣＩＳ５は、入力ノード206および207で回路200に入力される。ＶＣＣ＝５．０ボルトの場合、ＡＶＣＣＩＳ５は論理“１”である。このモードにおいて、クロック位相信号211は、ナンドゲート208に供給される。ＡＶＣＣＩＳ５もまたナンドゲート208に供給され、反転された位相Ｉのクロック信号202を出力するようにナンドゲート208をエネーブルし、この信号202がインバータ210に入力され、そのインバータ210から伝送ゲートであるスイッチ220に出力される。同様にして、このモードにおいて、位相IIのクロック信号213はナンドゲート212に入力され、このナンドゲート212は、ナンドゲート212の出力が反転された位相IIのクロック信号204であるように制御信号ＡＶＣＣＩＳ５によってエネーブルされる。反転された位相IIのクロック信号204は、インバータ214に入力される。インバータ214 の出力は、伝送ゲートであるスイッチ222に入力される。ＡＶＣＣＩＳ５は、直接的におよびインバータ216を介して伝送ゲート218，220，222および224に供給される。このモードにおいて、ＶＣＣ＝５．０ボルトではスイッチ220および222 はエネーブルされ、スイッチ218および224はディスエーブルされるので、位相Ｉのクロック信号202はノード226で出力され、また位相IIのクロック信号204はノード228で出力される。両信号は、ナンドゲート、インバータおよび伝送ゲートのそれらの各遅延路を通過したことによる伝播遅延を有している。別の動作モードにおいて、ＶＣＣ＝３．３ボルトの場合、ＡＶＣＣＩＳ５は論理“０”である。このモードにおいて、ナンドゲート208および212は、信号ＡＶＣＣＩＳ５によってディスエーブルされる。位相Ｉのクロック信号211は、ナンドゲート208およびインバータ210を通った伝播遅延による影響を受けずにクロック発生入力211から伝送路218を通って出力226に直接送られる。同様にして、位相IIのクロック信号213は、ナンドゲート212およびインバータ214の遅延路による伝播遅延を受けずにクロック発生回路200の入力213から伝送ゲート224を通って出力228に直接供給される。したがって、各ナンドゲートおよびインバータをバイパスすることによって、クロック発生回路200を通過することによる伝播遅延は制御可能である。別の実施形態において、このクロック発生回路200は、クロック信号以外の入力を有することができる。任意の論理レベルの信号は、ＡＶＣＣＩＳ５の値に応じて、入力211または213において入力され、かつスイッチ218，220，222または224を含む遅延路を介して出力されることができる。別の実施形態では、制御信号ＡＶＣＣＩＳ５は、任意の量の遅延を与えるために任意の回路中の任意の信号路を選択するために使用されることができる。タイミング信号の遅延の量を選択するために制御信号ＡＶＣＣＩＳ５を使用するこの方式は、ＲＯＭ，ＲＡＭ，ＰＬＡまたは非重畳遅延クロック発生回路のような任意の遅延臨界回路において使用されることができる。ＲＡＭにおける遅延臨界機能を制御するために使用される実施形態において、ビットライン予備充電、ワードラインエネーブル、感知増幅器エネーブル信号は、３．３ボルトで動作しているときに前に遅延されたタイミング信号を選択するために制御信号ＡＶＣＣＩＳ５を使用して上述のように選択されることができる。図８に示された別の実施形態において、制御信号ＡＶＣＣＩＳ５は、ＶＣＣ＝５．０ボルトのときに電荷ポンプ回路240をディスエーブルするために使用される。電荷ポンプ回路は一般に技術的に知られており、入力電圧より大きい出力電圧を回路において生成するために使用され、ここで入力電圧は例えばＶＣＣである。電荷ポンプは典型的に、低い供給電圧で動作する回路の出力で要求される電圧レベルより低い電力供給電圧で動作するシステムにおいて適用される。５．０ボルトの出力信号は電荷ポンプを使用せずに得ることができるため、本発明のＶＣＣ検出回路によって生成された制御信号ＡＶＣＣＩＳ５が、５．０ボルトの動作システムにおいて電荷ポンプ240によって制御される回路に対してこのポンプ2 40をディスエーブルするために使用されることができる。したがって、入力信号 244および出力信号246は同じ電圧レベルを有する。これによって、電荷ポンプにより消費される電力が節約され、それが発生する雑音を減少させる。ＶＣＣ＝３．３ボルトのとき、制御信号ＡＶＣＣＩＳ５は論理“０”であり、電荷ポンプ240はインバータ242を介してエネーブルされる。入力信号244は、出力信号246を生成するように電荷ポンプ240によって作用され、ここで入力信号24 4の電圧レベルは電荷ポンプ240によって高められ、出力信号246として出力される。さらに別の実施形態において、制御信号ＡＶＣＣＩＳ５は、５．０ボルトのシステムにおいて動作する回路（示されていない）用の高いクロック周波数を選択するために使用されることができる。回路は３．３ボルトでもっとゆっくり動作するため、このような回路は高いクロック速度で動作することができない。５．０ボルトで動作するシステムは本質的に高速で動作し、したがって速いクロック速度で動作することが可能であり、ここでこれらの速いクロックは制御信号ＡＶＣＣＩＳ５によって選択される。例えばマイクロプロセッサにより使用されるこの方式は、プロセッサが３．３および５．０ボルト環境で動作することを可能にし、３．３ボルトおよび５．０ボルトの両動作システムにおいて最大性能を得るために各動作モードに対して速いクロックを自動的に選択するために制御信号ＡＶＣＣＩＳ５が使用される。ＶＣＣ＝５．０ボルトに対して、最も速い使用可能なクロックは５０ＭＨｚのクロックであることができる。３．３ボルトに対して、最も速い使用可能なクロックは２５または３０ＭＨｚであることができる。制御信号ＡＶＣＣＩＳ５は、予備充電、評価および感知増幅器（示されていない）のようなＲＡＭにおける制御信号に対する遅延を調節するために使用されることができる。典型的に、ＲＡＭは一連の動作を有しており、それによって予備充電ビットラインがエネーブルされ、その後ワードラインがビットセルからビットラインにデータを転送するようにエネーブルされ、感知増幅器が検索されたデータを論理レベルに増幅するように付勢される。これらの動作は、伝播遅延によってしばしばタイミングを調節される。異なる供給電圧では、これらの伝播遅延が変化する。５．０ボルトで動作した場合ではなく、３．３ボルトで動作した場合の少量遅延された信号を選択することによって異なる供給電圧に対して遅延をさらに一定にするために制御信号ＡＶＣＣＩＳ５が使用されることができる。この方式は、図７に関して上述されたクロック発生遅延回路の方式に類似している。図９は、クロックバッファ300の駆動強度を変更するために制御信号ＡＶＣＣＩＳ５が使用される別の実施形態を示す。典型的にクロックバッファは、比較的大きい固定した容量性負荷を駆動するために必要とされる。３．３ボルトでは、クロックバッファ300が負荷を切替えるために利用できる電流が少いので、通常５．０ボルトの時より負荷を切替えるのに長い時間を要する。図９には、ＶＣＣ＝３．３ボルトの時のクロックバッファ300の電流駆動を増加させ、電力供給レベルに鈍感なクロック信号ＣＬＫＰＨ１の立上がり時間を生成する制御回路が示されている。ＶＣＣ＝５．０ボルトの時、ＡＶＣＣＩＳ５は論理“１”であり、ＮＡＮＤ１に入力され、出力Ｎ５を論理“１”にし、それがトランジスタＰ２をディスエーブルする。論理“１”であり、かつＮＯＲ１に入力されたＡＶＣＣＩＳ５はその出力Ｎ６を論理“０”にし、トランジスタＮ２をディスエーブルする。クロック信号ＣＬＫＰＨ１は、ＮＡＮＤ１、ＩＮＶ２、ＩＮＶ３およびＮＯＲ１に入力される。出力Ｎ１およびＮ２またはＩＮＶ２およびＩＮＶ３はそれぞれトランジスタＰ１およびＮ１にそれぞれ入力される等価な論理値である。Ｐ１およびＮ１は、インバータ駆動構造において接続される。インバータ構造の出力ＳＣＫＭＰＨＩ１は、クロック信号ＣＬＫＰＨ１と同じ論理値を有する。ＶＣＣ＝３．３ボルトの時、ＡＶＣＣＩＳ５＝論理“０”であり、ＩＮＶ１の出力はＮＡＮＤ１をエネーブルする論理“１”であり、ＮＯＲ１もまたエネーブルされる。これは、ＮＡＮＤ１およびＮＯＲ１がトランジスタＰ２およびトランジスタＮ１に出力信号ＳＣＫＭＰＨＩ１の論理逆数をそれぞれ出力することを可能にする。トランジスタＰ１およびＮ１はまた上述されたトランジスタＰ２およびＮ２によって形成されたインバータ駆動回路と並列なインバータ駆動回路として構成されている。インバータ駆動装置Ｐ１，Ｎ１およびＰ２，Ｎ２の出力は、出力ノード302において一緒に結合されているため、Ｐ２，Ｎ２からの追加の電流駆動により、インバータ駆動装置は出力信号ＳＣＫＭＰＨＩ１で充電するために利用できる電流を増加し、信号の立上り時間をＶＣＣ＝５．０ボルトの時とほぼ同じに維持する。ＶＣＣ＝３．３または５．０ボルトに対して立上り時間をほぼ一定に維持することに加えて、インバータＰ２，Ｎ２はディスエーブルされて電力を消費しないため、インバータＰ２，Ｎ２の使用によりＶＣＣ＝５．０ボルトの時にクロックバッファ300の電力消費量および雑音が減少するという付加的な利点がある。さらに、マイクロプロセッサおよびモノリシックオーディオ処理集積回路のような多数の複雑な集積回路装置は、システムのスタートアップ時に、３．３ボルトまたは５．０ボルトのいずれのシステムが存在しているかに応じて電力節約機能のような異なる動作を実行するオンチップのファームウェアを含んでいる。制御信号ＡＶＣＣＩＳ５は、ＶＣＣの値に関する初期動作状態情報をこのようなファームウェアに提供するために使用されることができる。図１０を参照すると、本発明の選択可能な入力バッファ10が示されている。好ましい実施形態において、入力バッファ500はオーディオ処理集積回路装置のＩ／Ｏバッファの一部分である。別の状況では入力バッファ500は、ＴＴＬレベルのバスに接続した任意の集積回路装置用の任意の入力バッファの入力部分として構成されてもよいことを理解すべきである。好ましい実施形態において、入力信号ＢＵＳＩＮ１２ 512は、ＴＴＬレベルのバスに接続される。入力512はバスの単一のビットラインに接続される。分離した入力バッファ500の回路は、バスへの各ビットライン接続のために使用される。したがって、１６ビットのバスが使用された場合には、分離した入力バッファ 50０の回路が各バスビットラインに１個づつ接続される形態で１６個の入力バッファ500の回路が使用される。これは、図１０に示されているように入力バッファ10が単一のビットラインに接続したときのその動作の説明と同じである。バス上に別のビットラインへの接続を有する別の入力バッファ500の回路の動作は同じなので説明しない。入力バッファ500は、論理“１”または論理“０”のいずれが存在しているかを決定するためにＢＵＳＩＮ１２の電圧レベルを識別しなければならない。０．８ボルトより下の電圧は、入力バッファ500によって論理“０”として解釈され、２．０ボルトを越えたものは全て論理“１”と見なされる。供給電圧ＶＣＣが５．０ボルトに等しい場合、入力回路514は、論理“１”または論理“０”のいずれが存在しているかを検出するために使用される。図１０に示されている入力回路514は、シュミットトリガーインバータ構造である。２．８＊ＶＣＣにトリップレベルを有する簡単なインバータのような別の入力回路構造が使用されることができることを理解しなければならない。入力回路14は、入力バッファ500のトリップレベルを約１．４ボルトに設定する。したがって、入力ＢＵＳＩＮ１２に入力した１．４ボルトより高い電圧は入力回路514の出力ノード518において入力回路514により論理“１”信号として出力される。同様にして、入力回路514によって１．４ボルトより低いと検出されたＢＵＳＩＮ１２の電圧は、入力回路514の出力ノード518において論理“０” の出力を発生させる。しかしながら、３．３ボルトの動作システムに対して、供給電圧の減少のためにトリップポイントが約０．８４ボルトに低下するため、入力回路514は無効である。このようなトリップポイントは、論理“１”または“０”を正しく検出するには低すぎる。温度および集積回路プロセス変化のために、０．８ボルト以下の電圧が間違って論理“１”レベルの入力信号として決定される危険性がある。入力回路516は、３．３ボルトの動作環境においてほぼ１．５ボルトのトリップレベルを有するよう設計されているため、それはこのような場合に使用される。入力回路516は、ほぼＶＣＣ／２のトリップポイントを有する反転入力バッファである。ＶＣＣ＝３．３ボルトの場合に入力回路516を使用すると、ＢＵＳＩＮ１２上の電圧レベルが１．５ボルト以上の場合には、常に論理“１”が入力回路516の出力ノード520において出力される。同様にして、ＢＵＳＩＮ１２上の１．５ボルトより低い電圧レベルにより、入力回路516は入力回路516の出力ノード520において論理“０”レベルを出力する。制御信号ＡＶＣＣＩＳ５は、マルチプレクサ522の出力を制御するために使用される。マルチプレクサ522への入力524は、入力回路514の出力である。マルチプレクサ522の入力526は、入力回路516の出力に接続されている。図１０に示されているように、入力回路514および516は共にＢＵＳＩＮ１２に接続されている。制御信号ＡＶＣＣＩＳ５は、５．０ボルトで動作した時にＡＶＣＣＩＳ５の論理“１”によりマルチプレクサ522が入力524を選択するようにマルチプレクサ52 2を制御し、その入力524は入力回路514からの信号出力であり、出力ノード528にＤＡＴＡＯＵＴ信号として供給される。３．３ボルトで動作した場合、制御信号ＡＶＣＣＩＳ５の論理“０”によりマルチプレクサ522の入力526が選択され、それは入力回路516から出力された信号である。２個の入力回路514および516を有することによって、また制御信号を使用してＶＣＣが５．０または３．３ボルトのどちらに等しいか応じてどちらかの出力を選択することによって、入力バッファ500のトリップレベルは、電力供給電圧にかかわらず約１．４乃至１．５ボルトに維持される。したがって、電力供給電圧が変化したときに変化する比率トリップレベルを維持する問題が解決される。上記の内容および本発明の解説が説明され、好ましい実施形態が示されているが、構成要素、回路素子、または接続は本発明の技術的範囲を逸脱することなく変化されることが可能である。

Claims

【特許請求の範囲】１．検出回路の供給電圧に接続されている電圧駆動ネットワークと、第１および第２の入力および出力を有する比較回路と、第１および第２の入力および出力を有するバンドギャップ回路とを含んでいる供給電圧検出回路において、前記第１のバンドギャップ回路の入力が第１の電圧基準レベルに接続され、前記第２のバンドギャップ回路の入力が第２の電圧基準レベルに接続され、前記バンドギャップ回路の前記出力が前記比較回路の第１の入力に接続され、前記比較回路の第２の入力が前記電圧駆動ネットワークに接続され、制御信号が前記比較回路の出力において出力される供給電圧検出回路。２．前記バンドギャップ回路は、前記供給電圧に接続された複数のトランジスタを具備し、前記バンドギャップ回路の出力は前記トランジスタのそれぞれに接続されている請求項１記載の検出回路。３．前記バンドギャップ回路は、前記供給電圧および前記バンドギャップ回路の出力に接続された第１のトランジスタを含み、前記第１のトランジスタはさらに一連の抵抗に接続され、前記一連の抵抗は接地電位にも接続されている請求項１記載の検出回路。４．さらに、前記供給電圧および前記バンドギャップ回路の出力に接続された第２のトランジスタを含み、前記第２のトランジスタはさらに抵抗に接続され、前記抵抗は接地点にも接続されている請求項３記載の検出回路。５．前記比較回路の出力で出力された前記制御信号は、論理レベル信号である請求項１記載の検出回路。６．検出回路の供給電圧に接続されている電圧駆動ネットワークと、第１および第２の入力および出力を有する比較回路と、第１および第２の入力および出力を有するバンドギャップ回路とを含んでいる供給電圧検出回路において、前記第１のバンドギャップ回路が第１の電圧基準レベルに接続され、前記第２のバンドギャップ回路の入力が第２の電圧基準レベルに接続され、前記バンドギャップ回路の前記出力が前記比較回路の第１の入力に接続され、前記比較回路の第２の入力が前記電圧駆動ネットワークに接続され、制御信号が前記比較回路の出力において出力され、前記供給電圧が約５．０ボルトに等しい場合は前記制御信号は論理１であり、前記供給電圧が約３．３ボルトに等しい場合には前記制御信号は論理０である供給電圧検出回路。７．前記バンドギャップ回路は電圧基準演算増幅器を含んでおり、前記バンドギャップ回路の出力は前記演算増幅器の出力に接続されている請求項１記載の供給電圧検出回路。８．前記バンドギャップ回路の出力は、ほぼ１．２ボルトに等しい請求項１記載の供給電圧検出回路。９．検出回路の供給電圧に接続されている電圧駆動ネットワークと、第１および第２の入力および出力を有する比較回路と、第１および第２の入力および出力を有するバンドギャップ回路とを含んでいる供給電圧検出回路において、前記第１のバンドギャップ回路が第１の電圧基準レベルに接続され、前記第２のバンドギャップ回路が第２の電圧基準レベルに接続され、前記バンドギャップ回路の前記出力が前記比較回路の第１の入力に接続され、前記比較回路の第２の入力が前記電圧駆動ネットワークに接続され、制御信号が前記比較回路の出力において出力され、さらにラッチ回路を具備し、このラッチ回路において前記制御信号がこのラッチ回路の第１の入力に接続され、リセット信号が前記ラッチ回路の第２の入力に接続され、ラッチされた制御信号が前記リセット信号の終わりに前記ラッチ回路から出力される供給電圧検出回路。１０．検出回路の供給電圧に接続されている電圧駆動ネットワークと、第１および第２の入力および出力を有する比較回路と、第１および第２の入力および出力を有するバンドギャップ回路とを含んでいる供給電圧検出回路において、前記第１のバンドギャップ回路の入力が第１の電圧基準レベルに接続され、前記第２のバンドギャップ回路の入力が第２の電圧基準レベルに接続され、前記バンドギャップ回路の前記出力が前記比較回路の第１の入力に接続され、前記比較回路の第２の入力が前記電圧駆動ネットワークに接続され、制御信号が前記比較回路の出力において出力され、前記比較回路の第２の入力における電圧レベルがほぼ０．２８＊ＶＣＣであり、ここでＶＣＣは前記供給電圧である供給電圧検出回路。１１．供給電圧（ＶＣＣ）が入力に接続され、ＶＣＣ制御信号が出力において供給される入力および出力を有する供給電圧検出回路と、前記ＶＣＣ制御信号が基準電圧発生回路に入力されるアナログ基準電圧発生回路とを含み、アナログ基準電圧信号が前記基準電圧発生回路から出力され、前記アナログ基準電圧信号は、ＶＣＣが約５．０ボルトに等しい場合に第１の電圧レベルであり、またＶＣＣが約３．３ボルトに等しい場合には第２の電圧レベルであるアナログ基準電圧発生システム。１２．前記アナログ基準電圧信号はトリム回路に入力され、前記ＶＣＣ制御信号も前記トリム回路に入力され、正のトリム基準信号が前記トリム回路から出力され、前記正のトリム基準信号は、ＶＣＣが約５．０ボルトに等しい場合に第１の電圧レベルであり、またＶＣＣが約３．３ボルトに等しい場合には第２の電圧レベルである請求項１１記載のシステム。１３．負のトリム基準信号は前記トリム回路から出力され、前記負のトリム基準信号は、ＶＣＣが約５．０ボルトに等しい場合に第１の電圧レベルであり、またＶＣＣが約３．３ボルトに等しい場合には第２の電圧レベルである請求項１２記載のシステム。１４．前記正のトリム基準信号および、または前記負のトリム基準信号は、Ａ／Ｄおよび、またはＤ／Ａ変換回路に供給される請求項１３記載のシステム。１５．さらにバンドギャップ基準発生回路を含み、前記アナログ基準電圧信号が前記バンドギャップ基準発生回路に入力され、電圧ギャップ基準信号が前記バンドギャップ基準発生回路から出力され、前記電圧ギャップ基準信号の電圧レベルと前記アナログ基準電圧信号の電圧レベルとの間の差が本質的に一定であり、制御でＶＣＣは約５．０または３．３ボルトに等しい請求項１１記載のシステム。１６．前記正のトリム基準信号の電圧レベルと前記アナログ基準電圧信号レベルとの間の差は、ＶＣＣが約３．３ボルトに等しい場合には定数Ｋ₁に等しく、またＶＣＣが約５．０ボルトに等しい場合は定数Ｋ₂に等しく、ここでＫ₁＜Ｋ₂である請求項１２記載のシステム。１７．遅延が回路の供給電圧に依存する回路を通る信号の遅延方法において、遅延されるべき信号を回路に供給し、前記回路供給電圧が約３．３または５．０ボルトのいずれに等しいかを決定し、前記供給電圧が約５．０ボルトに等しい場合に、前記遅延されるべき信号に対して大きい遅延を有する第１の遅延路を設定し、前記供給電圧が約３．３ボルトに等しい場合に、小さい遅延を有する第２の遅延路を設定し、前記遅延された信号を前記回路から出力するステップを含んでいる方法。１８．前記決定するステップにおいてＶＣＣ制御信号を前記回路に供給し、前記制御信号は前記遅延されるべき信号に対して前記第１または第２の遅延路を選択するために使用される請求項１７記載の方法。１９．前記ＶＣＣ制御信号は、前記供給電圧が約３．３ボルトに等しい場合に論理“０”であり、前記供給電圧が約５．０ボルトに等しい場合に論理“１”である請求項１８記載の方法。２０．電荷ポンプ回路を設け、前記電荷ポンプ回路に供給電圧（ＶＣＣ）を供給し、前記電荷ポンプ回路に少なくとも１つの入力信号を供給し、前記電荷ポンプ回路にＶＣＣ制御信号を供給し、ここで前記制御信号は、前記供給電圧が約５．０ボルトに等しい場合に第１の論理状態であり、前記供給電圧が約３．３ボルトに等しい場合に第２の論理状態であり、前記制御信号が前記第２の論理状態の場合にのみ前記少なくとも１つの入力信号の前記電圧レベルを増加し、前記少なくとも１つの入力信号を出力するステップを含んでいる電荷ポンプ回路の制御方法。２１．前記第１の論理状態は論理“１”であり、前記第２の論理状態は論理“０ ” である請求項２０記載の方法。２２．第１および第２のトランジスタ駆動回路を設け、前記第１および第２のトランジスタ駆動回路に供給電圧（ＶＣＣ）を供給し、前記第１および第２のトランジスタ駆動回路に入力信号を供給し、前記駆動装置にＶＣＣ制御信号を供給し、ここで前記制御信号は、前記供給電圧が約５．０ボルトに等しい場合に第１の論理状態であり、前記供給電圧が約３．３ボルトに等しい場合に第２の論理状態であり、前記ＶＣＣ制御信号が前記第２の論理状態である場合にのみ前記第１のトランジスタ駆動回路の出力をエネーブルし、前記第２のトランジスタ駆動回路の出力と前記第１のトランジスタ駆動回路の前記出力を出力ノードにおいて接続し、前記出力ノードから信号を出力するステップを含んでいるバッファ駆動装置の駆動強度を制御する方法。２３．前記第１の論理状態は論理“１”であり、前記第２の論理状態は論理“０ ”である請求項２２記載の方法。２４．前記入力信号および前記出力信号は、クロック信号である請求項２２記載の方法。２５．検出回路の供給電圧に接続されている電圧駆動ネットワークと、第１および第２の入力および出力を有する比較回路と、第１および第２の入力および出力を有するバンドギャップ回路とを含んでいる供給電圧検出回路において、前記第１のバンドギャップ回路の入力は第１の電圧基準レベルに接続され、前記第２のバンドギャップ回路の入力は第２の基準レベルに接続され、前記バンドギャップ回路の前記出力は前記比較回路の第１の入力に接続され、前記比較回路の第２の入力は前記電圧駆動ネットワークに接続され、制御信号は前記比較回路の出力において出力され、前記供給電圧が第１の電圧レベルに等しい場合は、前記制御信号は論理“１” であり、前記供給電圧が第２の電圧レベルに等しい場合は、前記制御信号は論理 “０”である供給電圧検出回路。２６．第１および第２の入力バッファ回路を具備し、供給電圧（ＶＣＣ）がそれら第１および第２の入力バッファ回路に接続されており、第１の入力バッファ回路はＴＴＬレベルのバスビットラインに接続された入力、および出力を備え、第２の入力バッファ回路は前記ＴＴＬレベルバスラインに接続された入力、および出力を備え、さらに、前記第１の入力バッファ回路の前記出力に接続された第１の入力と、前記第２の入力バッファ回路の前記出力に接続された第２の入力と、およびマルチプレクサに入力される制御信号の論理レベルによって制御される出力を含むマルチプレクサとを具備し、前記制御信号の論理レベルは５．０または３．３ボルトの供給電圧のいずれが存在するかに応じて決定される入力バッファ。２７．前記制御信号の前記論理レベルは、５．０ボルトの供給電圧が存在する場合に論理１であり、３．３ボルトの供給電圧が存在する場合に論理０である請求項２６記載の入力バッファ。２８．前記第１の入力バッファ回路は、５．０ボルトの供給電圧が存在する場合に約１．４ボルトのトリップレベルを有し、前記第２の入力バッファ回路は、３．３ボルトの供給電圧が存在する場合に約１．５ボルトのトリップレベルを有している請求項２６記載の入力バッファ。２９．前記第１の入力バッファ回路は、シュミットトリガーインバータ回路である請求項２６記載の入力バッファ。３０．前記第２の入力バッファ回路は、インバータ回路である請求項２６記載の入力バッファ。３１．ＴＴＬレベルのバスビットラインに接続された入力と、およびＴＴＬレベルの出力とを含んでいるシュミットトリガーインバータ入力バッファ回路と、ＴＴＬレベルのバスビットラインに接続された入力、および出力を含んでいるインバータ回路入力バッファと、マルチプレクサとを具備し、供給電圧（ＶＣＣ）が前記シュミットトリガー回路および前記インバータ回路バッファに接続され、前記マルチプレクサは、前記シュミットトリガーインバータ入力バッファ回路出力の前記出力に接続された第１の入力と、前記インバータ回路入力バッファの前記出力に接続された第２の入力とを含み、ＶＣＣが約５．０ボルトである場合、制御信号は前記マルチプレクサから出力されるように前記マルチプレクサの第１の入力を選択し、ＶＣＣが約３．３ボルトである場合には、前記制御信号は前記マルチプレクサから出力されるように前記マルチプレクサの第２の入力を選択する構成可能な入力バッファ。