JPH11265574A - ダイナミックランダムアクセスメモリのスタンバイ電流を低減する方法 - Google Patents
ダイナミックランダムアクセスメモリのスタンバイ電流を低減する方法Info
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- JPH11265574A JPH11265574A JP10374524A JP37452498A JPH11265574A JP H11265574 A JPH11265574 A JP H11265574A JP 10374524 A JP10374524 A JP 10374524A JP 37452498 A JP37452498 A JP 37452498A JP H11265574 A JPH11265574 A JP H11265574A
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- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 リーク電流の低減された、ＤＲＡＭのスタン
バイ動作モードを行えるようにすることである。 【解決手段】 ダイナミックランダムアクセスメモリ
（ＤＲＡＭ）がスタンバイ動作モードまたは通常動作モ
ードのいずれで動作しているかを求め、ＤＲＡＭがスタ
ンバイ動作モードにある場合、ＤＲＡＭのアレイに対す
る第１の電源をスイッチオフし、ＤＲＡＭが通常動作モ
ードで動作している場合、ＤＲＡＭのアレイに対する第
１の電源を維持する。
バイ動作モードを行えるようにすることである。 【解決手段】 ダイナミックランダムアクセスメモリ
（ＤＲＡＭ）がスタンバイ動作モードまたは通常動作モ
ードのいずれで動作しているかを求め、ＤＲＡＭがスタ
ンバイ動作モードにある場合、ＤＲＡＭのアレイに対す
る第１の電源をスイッチオフし、ＤＲＡＭが通常動作モ
ードで動作している場合、ＤＲＡＭのアレイに対する第
１の電源を維持する。
Description
【０００１】
【発明の属する技術分野】本発明は、ダイナミックラン
ダムアクセスメモリ（ＤＲＡＭ）のスタンバイ電流を低
減する方法に関する。
ダムアクセスメモリ（ＤＲＡＭ）のスタンバイ電流を低
減する方法に関する。
【０００２】
【従来の技術】コンピュータの作業用メモリはランダム
アクセスメモリＲＡＭと称され、記憶されたプログラム
を電流により装置のプロセッサに利用可能にし、記憶さ
れたデータを処理させる。またＲＡＭは記憶された情報
をユーザに表示する。典型的には作業用メモリはダイナ
ミックランダムアクセスメモリＩＣすなわちＤＲＡＭを
有している。ＤＲＡＭは比較的低コストで高い性能を有
しているからである。
アクセスメモリＲＡＭと称され、記憶されたプログラム
を電流により装置のプロセッサに利用可能にし、記憶さ
れたデータを処理させる。またＲＡＭは記憶された情報
をユーザに表示する。典型的には作業用メモリはダイナ
ミックランダムアクセスメモリＩＣすなわちＤＲＡＭを
有している。ＤＲＡＭは比較的低コストで高い性能を有
しているからである。
【０００３】ＤＲＡＭでは記憶されたデータを維持する
ために、セルをつねにリフレッシュする必要がある。こ
のようなリフレッシュはメモリコントローラの監視のも
とで行われる。メモリセルをリフレッシュするための種
々の技術が良く知られている。
ために、セルをつねにリフレッシュする必要がある。こ
のようなリフレッシュはメモリコントローラの監視のも
とで行われる。メモリセルをリフレッシュするための種
々の技術が良く知られている。
【０００４】ＤＲＡＭセルをリフレッシュしなければな
らない必要性により、比較的大きな電力量が消費され
る。この種の電力消費は特に、より大きなバッテリ容量
の必要なポータブルコンピュータにおいて問題となる。
この電力消費を低減するための技術の１つとして、コン
ピュータの動作の“スタンバイモード”を設けることが
できる。スタンバイモードにある場合、ＤＲＡＭ内のコ
ンピュータのデータはリフレッシュされず、したがって
装置で使用される電力は低減される。スタンバイモード
は種々の技術例えばアクティブ、アイドルまたはオート
マティックエントリによって作動される。
らない必要性により、比較的大きな電力量が消費され
る。この種の電力消費は特に、より大きなバッテリ容量
の必要なポータブルコンピュータにおいて問題となる。
この電力消費を低減するための技術の１つとして、コン
ピュータの動作の“スタンバイモード”を設けることが
できる。スタンバイモードにある場合、ＤＲＡＭ内のコ
ンピュータのデータはリフレッシュされず、したがって
装置で使用される電力は低減される。スタンバイモード
は種々の技術例えばアクティブ、アイドルまたはオート
マティックエントリによって作動される。
【０００５】ＤＲＡＭセルにはトランジスタに導電接続
されたトレンチキャパシタを有するタイプのものがある
（以下トレンチキャパシタＤＲＡＭと略する）。トレン
チキャパシタＤＲＡＭのセルは例えば、Wolf, Silicon
Processing for the VLSIEra, Vol.2, Lattice Press(1
995)に示されており、このセルはこの文献中の説明によ
れば種々の目的に利用される。ＮＭＯＳＦＥＴ形のトレ
ンチキャパシタＤＲＡＭセルでは、ｎチャネルトランジ
スタのｐ型のウェルが、基板のセンシティヴィティと拡
散キャパシタンスを低減させるために通常負の電圧でバ
イアスされる。さらにキャパシタの埋め込みプレートに
導電接続されたｎ型ウェルは、典型的には約ＶDD／２で
バイアスされる。ただしこのようなＤＲＡＭセルはスタ
ンバイモード中にリーク電流の流れの増加を生じさせ
る。リーク電流の流れが増加するとより大きな電力消費
にいたる。これは望ましくなく、場合によっては許容で
きないことがある。
されたトレンチキャパシタを有するタイプのものがある
（以下トレンチキャパシタＤＲＡＭと略する）。トレン
チキャパシタＤＲＡＭのセルは例えば、Wolf, Silicon
Processing for the VLSIEra, Vol.2, Lattice Press(1
995)に示されており、このセルはこの文献中の説明によ
れば種々の目的に利用される。ＮＭＯＳＦＥＴ形のトレ
ンチキャパシタＤＲＡＭセルでは、ｎチャネルトランジ
スタのｐ型のウェルが、基板のセンシティヴィティと拡
散キャパシタンスを低減させるために通常負の電圧でバ
イアスされる。さらにキャパシタの埋め込みプレートに
導電接続されたｎ型ウェルは、典型的には約ＶDD／２で
バイアスされる。ただしこのようなＤＲＡＭセルはスタ
ンバイモード中にリーク電流の流れの増加を生じさせ
る。リーク電流の流れが増加するとより大きな電力消費
にいたる。これは望ましくなく、場合によっては許容で
きないことがある。
【０００６】
【発明が解決しようとする課題】本発明の課題は、リー
ク電流の低減された、ＤＲＡＭのスタンバイ動作モード
を行えるようにすることである。
ク電流の低減された、ＤＲＡＭのスタンバイ動作モード
を行えるようにすることである。
【０００７】
【課題を解決するための手段】この課題は本発明によ
り、ダイナミックランダムアクセスメモリＤＲＡＭがス
タンバイ動作モードまたは通常動作モードのいずれで動
作しているかを求め、ＤＲＡＭがスタンバイ動作モード
にある場合、ＤＲＡＭのアレイに対する第１の電源をス
イッチオフし、ＤＲＡＭが通常動作モードで動作してい
る場合、ＤＲＡＭのアレイに対する第１の電源を維持し
て解決される。
り、ダイナミックランダムアクセスメモリＤＲＡＭがス
タンバイ動作モードまたは通常動作モードのいずれで動
作しているかを求め、ＤＲＡＭがスタンバイ動作モード
にある場合、ＤＲＡＭのアレイに対する第１の電源をス
イッチオフし、ＤＲＡＭが通常動作モードで動作してい
る場合、ＤＲＡＭのアレイに対する第１の電源を維持し
て解決される。
【０００８】
【発明の実施の形態】本発明は、スタンバイ動作モード
中、ＤＲＡＭにおけるスタンバイ電流を低減させること
に関している。１つの実施形態によれば、ＤＲＡＭがス
タンバイモードにあることが検出された場合、ＤＲＡＭ
のメモリアレイに対する第１の電源がスイッチオフされ
る。この第１の電源は例えばアレイのｎウェルに接続さ
れている。ｎウェルに対する電源をスイッチオフするこ
とにより、スタンバイモード中の電流消費が低減され
る。
中、ＤＲＡＭにおけるスタンバイ電流を低減させること
に関している。１つの実施形態によれば、ＤＲＡＭがス
タンバイモードにあることが検出された場合、ＤＲＡＭ
のメモリアレイに対する第１の電源がスイッチオフされ
る。この第１の電源は例えばアレイのｎウェルに接続さ
れている。ｎウェルに対する電源をスイッチオフするこ
とにより、スタンバイモード中の電流消費が低減され
る。
【０００９】
【実施例】本発明は、電流消費が低減されたスタンバイ
動作モードを行うことのできるＤＲＡＭに関している。
スタンバイモードには種々の形がある。通常動作モード
を再開する際にデータを不揮発性メモリ内に記憶し、プ
レスタンバイモードの状態に対して再記憶しなければな
らないタイプのものもあり、そうでないタイプのものも
ある。どちらのタイプでもＤＲＡＭはリフレッシュされ
ない。本発明は、メモリセルがトレンチキャパシタを有
しているＤＲＡＭの集積回路ＩＣのコンテクストで説明
する。理解を容易にするために、まずはじめに従来のト
レンチキャパシタＤＲＡＭのセルについて説明する。
動作モードを行うことのできるＤＲＡＭに関している。
スタンバイモードには種々の形がある。通常動作モード
を再開する際にデータを不揮発性メモリ内に記憶し、プ
レスタンバイモードの状態に対して再記憶しなければな
らないタイプのものもあり、そうでないタイプのものも
ある。どちらのタイプでもＤＲＡＭはリフレッシュされ
ない。本発明は、メモリセルがトレンチキャパシタを有
しているＤＲＡＭの集積回路ＩＣのコンテクストで説明
する。理解を容易にするために、まずはじめに従来のト
レンチキャパシタＤＲＡＭのセルについて説明する。
【００１０】図１には従来形のトレンチキャパシタＤＲ
ＡＭセル１００が示されている。このような従来形のト
レンチキャパシタＤＲＡＭセルは、例えば Nesbit et a
l.,A 0.6 μｍ2 256Mb Trench DRAM Cell With Self-Al
igned Buried Strap(BEST),IEDM 93-627 に示されてお
り、このセルはこの文献中の説明によれば種々の目的に
利用される。典型的にはセルのアレイはワード線および
ビット線により相互接続されてＤＲＡＭチップを形成し
ている。
ＡＭセル１００が示されている。このような従来形のト
レンチキャパシタＤＲＡＭセルは、例えば Nesbit et a
l.,A 0.6 μｍ2 256Mb Trench DRAM Cell With Self-Al
igned Buried Strap(BEST),IEDM 93-627 に示されてお
り、このセルはこの文献中の説明によれば種々の目的に
利用される。典型的にはセルのアレイはワード線および
ビット線により相互接続されてＤＲＡＭチップを形成し
ている。
【００１１】ＤＲＡＭセル１００は基板１０１内に形成
されたトレンチキャパシタ１６０を有している。基板は
ｐ型ドーパント例えばホウ素Ｂを低濃度にドープされて
いる（ｐ−）。トレンチは典型的には、ｎ型ドーパント
例えばヒ素ＡｓまたはリンＰを高濃度にドープされた
（ｎ＋）ポリシリコン１６１（以下ポリと称する）を充
填されている。このポリはキャパシタの１つのプレート
として用いられ、“ストレージノード”と称される。埋
め込みプレート１６５には例えばヒ素Ａｓがドープされ
ており、このプレートはトレンチの低部を包囲する基板
に設けられている。ヒ素Ａｓはドーパント源からシリコ
ン基板内へ拡散される。ドーパント源は、トレンチの側
壁上に形成された、ヒ素Ａｓをドープされたケイ酸塩ガ
ラスＡＳＧであってもよい。
されたトレンチキャパシタ１６０を有している。基板は
ｐ型ドーパント例えばホウ素Ｂを低濃度にドープされて
いる（ｐ−）。トレンチは典型的には、ｎ型ドーパント
例えばヒ素ＡｓまたはリンＰを高濃度にドープされた
（ｎ＋）ポリシリコン１６１（以下ポリと称する）を充
填されている。このポリはキャパシタの１つのプレート
として用いられ、“ストレージノード”と称される。埋
め込みプレート１６５には例えばヒ素Ａｓがドープされ
ており、このプレートはトレンチの低部を包囲する基板
に設けられている。ヒ素Ａｓはドーパント源からシリコ
ン基板内へ拡散される。ドーパント源は、トレンチの側
壁上に形成された、ヒ素Ａｓをドープされたケイ酸塩ガ
ラスＡＳＧであってもよい。
【００１２】ＤＲＡＭセルはトランジスタ１１０をも有
している。このトランジスタはゲート１１２、ソース１
１３、ドレイン１１４を有している。トランジスタのゲ
ートはワード線である。トランジスタがキャパシタに接
続されているので、このワード線は“アクティブワード
線”と称される。ドレインおよびソースはｎ型ドーパン
ト例えばリンＰを埋め込むことによって形成される。ト
ランジスタとキャパシタとの接続は拡散領域１２５を介
して行われる。この拡散領域は“ノード拡散領域”と称
され、トレンチのポリから埋め込みストラップを通して
ドーパントを拡散させることによって形成される。埋め
込みストラップは、トレンチ内のヒ素ＡｓまたはリンＰ
をドープされたポリからこれらのドーパントをドープす
ることにより形成される。
している。このトランジスタはゲート１１２、ソース１
１３、ドレイン１１４を有している。トランジスタのゲ
ートはワード線である。トランジスタがキャパシタに接
続されているので、このワード線は“アクティブワード
線”と称される。ドレインおよびソースはｎ型ドーパン
ト例えばリンＰを埋め込むことによって形成される。ト
ランジスタとキャパシタとの接続は拡散領域１２５を介
して行われる。この拡散領域は“ノード拡散領域”と称
され、トレンチのポリから埋め込みストラップを通して
ドーパントを拡散させることによって形成される。埋め
込みストラップは、トレンチ内のヒ素ＡｓまたはリンＰ
をドープされたポリからこれらのドーパントをドープす
ることにより形成される。
【００１３】カラー１６８がトレンチの上部に形成され
ている。ここでは、このカラーが設けられた個所をトレ
ンチの上部と称し、カラーより下方の個所をトレンチの
下部と称する。カラーは、埋め込みプレートとノードと
の接合部のリークを防止する。リークはセルの保存時間
を低減させるため望ましくない。図示されているよう
に、カラーは埋め込みストラップの底部と埋め込みプレ
ートの最上部との境界になっている。
ている。ここでは、このカラーが設けられた個所をトレ
ンチの上部と称し、カラーより下方の個所をトレンチの
下部と称する。カラーは、埋め込みプレートとノードと
の接合部のリークを防止する。リークはセルの保存時間
を低減させるため望ましくない。図示されているよう
に、カラーは埋め込みストラップの底部と埋め込みプレ
ートの最上部との境界になっている。
【００１４】ｎ型ドーパント例えばリンＰまたはヒ素Ａ
ｓを有する埋め込みウェル１７０は基板表面の下部に設
けられている。埋め込みｎウェル内でドーパントが最も
集中しているのはカラー底部の少し下方である。“ｎバ
ンド”とも称される埋め込みウェルはアレイのＤＲＡＭ
セルの埋め込みプレートを接続するために用いられる。
ｓを有する埋め込みウェル１７０は基板表面の下部に設
けられている。埋め込みｎウェル内でドーパントが最も
集中しているのはカラー底部の少し下方である。“ｎバ
ンド”とも称される埋め込みウェルはアレイのＤＲＡＭ
セルの埋め込みプレートを接続するために用いられる。
【００１５】浅いトレンチアイソレーション（ＳＴＩ）
領域１８０がＤＲＡＭセルと他のセルまたはデバイスと
を分離するために設けられている。図示されているよう
にワード線１２０はトレンチの上方に形成されており、
ＳＴＩによってトレンチから分離されている。ワード線
１２０は“パッシングワード線”と称される。このよう
な構成は折り返し形ビット線アーキテクチャと称され
る。
領域１８０がＤＲＡＭセルと他のセルまたはデバイスと
を分離するために設けられている。図示されているよう
にワード線１２０はトレンチの上方に形成されており、
ＳＴＩによってトレンチから分離されている。ワード線
１２０は“パッシングワード線”と称される。このよう
な構成は折り返し形ビット線アーキテクチャと称され
る。
【００１６】中間絶縁層１８９はワード線上に形成され
ている。この中間絶縁層は例えばドープされたケイ酸塩
ガラス例えばホウリンケイ酸塩ガラスＢＰＳＧを含んで
いる。他のドープされたケイ酸塩ガラス例えばリンケイ
酸塩ガラスＰＳＧまたはホウケイ酸塩ガラスＢＳＧも使
用可能である。これに代えて、ドープされていないケイ
酸塩ガラス例えばＴＥＯＳも使用可能である。導電体層
が中間絶縁層上に形成されており、この層はビット線を
形成している。ビット線コンタクト開口部１８６が中間
絶縁層内でソース１１３をビット線へ接続するために設
けられている。
ている。この中間絶縁層は例えばドープされたケイ酸塩
ガラス例えばホウリンケイ酸塩ガラスＢＰＳＧを含んで
いる。他のドープされたケイ酸塩ガラス例えばリンケイ
酸塩ガラスＰＳＧまたはホウケイ酸塩ガラスＢＳＧも使
用可能である。これに代えて、ドープされていないケイ
酸塩ガラス例えばＴＥＯＳも使用可能である。導電体層
が中間絶縁層上に形成されており、この層はビット線を
形成している。ビット線コンタクト開口部１８６が中間
絶縁層内でソース１１３をビット線へ接続するために設
けられている。
【００１７】トランジスタをソースおよびゲートに供給
される適切な電圧によって活性化させることにより、ト
レンチキャパシタにデータを書き込むことができ、また
トレンチキャパシタからデータを読み出すことができ
る。ソースおよびドレインはビット線とノード拡散領域
との間で、読み出しまたは書き込みのいずれが行われて
いるかの判別と、データの状態とに依存して変化する。
される適切な電圧によって活性化させることにより、ト
レンチキャパシタにデータを書き込むことができ、また
トレンチキャパシタからデータを読み出すことができ
る。ソースおよびドレインはビット線とノード拡散領域
との間で、読み出しまたは書き込みのいずれが行われて
いるかの判別と、データの状態とに依存して変化する。
【００１８】前述したように、この種のＤＲＡＭセルは
スタンバイモード中リーク電流の流れを増大させる。出
願人は、このリーク電流の増大がＤＲＡＭセル中のｎウ
ェルに対してｐウェルが大きな差を有することにより生
じることを発見した。
スタンバイモード中リーク電流の流れを増大させる。出
願人は、このリーク電流の増大がＤＲＡＭセル中のｎウ
ェルに対してｐウェルが大きな差を有することにより生
じることを発見した。
【００１９】図２には、トレンチキャパシタＤＲＡＭセ
ルの一部分の概略図が示されており、スタンバイモード
中にリークが生じる様子を表している。図示されている
ように、セルはトレンチキャパシタを有しており、この
トレンチキャパシタはストレージノードを形成し、かつ
ノード拡散領域を埋め込みプレートから分離するために
ｎ型ドーパントを高濃度にドープされている。カラー２
６８はｐウェルをストレージノードから分離するため
に、トレンチの上方部分に設けられている。ｐウェルの
下方にｎウェル領域またはｎバンド領域が存在してお
り、これらのｎ領域はキャパシタの埋め込みプレート２
６５を、アレイの他のＤＲＡＭセルの埋め込みプレート
に接続する。図示されているようにｐウェルは−１．０
Ｖでバイアスされ、ｎウェルは０．７５Ｖでバイアスさ
れる。
ルの一部分の概略図が示されており、スタンバイモード
中にリークが生じる様子を表している。図示されている
ように、セルはトレンチキャパシタを有しており、この
トレンチキャパシタはストレージノードを形成し、かつ
ノード拡散領域を埋め込みプレートから分離するために
ｎ型ドーパントを高濃度にドープされている。カラー２
６８はｐウェルをストレージノードから分離するため
に、トレンチの上方部分に設けられている。ｐウェルの
下方にｎウェル領域またはｎバンド領域が存在してお
り、これらのｎ領域はキャパシタの埋め込みプレート２
６５を、アレイの他のＤＲＡＭセルの埋め込みプレート
に接続する。図示されているようにｐウェルは−１．０
Ｖでバイアスされ、ｎウェルは０．７５Ｖでバイアスさ
れる。
【００２０】セルがリフレッシュされないスタンバイモ
ード中、トレンチ内のドープされたポリは場合によりｐ
ウェルの電位すなわち約−１．０Ｖまで降下することが
ある。ｎバンドが０．７５Ｖでバイアスされているの
で、ｎバンドに対するストレージノードの電位は約１．
７５Ｖである。このように大きな差が存在すると、電子
‐正孔対が表面の空乏領域２９１で迅速に形成され、そ
の結果スタンバイ電流が増大する。
ード中、トレンチ内のドープされたポリは場合によりｐ
ウェルの電位すなわち約−１．０Ｖまで降下することが
ある。ｎバンドが０．７５Ｖでバイアスされているの
で、ｎバンドに対するストレージノードの電位は約１．
７５Ｖである。このように大きな差が存在すると、電子
‐正孔対が表面の空乏領域２９１で迅速に形成され、そ
の結果スタンバイ電流が増大する。
【００２１】本発明の１つの実施例によれば、スタンバ
イ動作モードを電流消費を低減して行うことができる。
スタンバイ電流の低減は、スタンバイモード中にｎウェ
ルへ適切な電圧を供給する電圧発生器または電圧ポンプ
をスイッチオフすることによって達成される。これによ
りｐウェルとｎウェルとの間の電圧の差が低減される。
上述の場合、ｎバンド用の電圧発生器をスイッチオフす
ることにより電圧の差は１．７５Ｖから１．０Ｖへ低下
する。このようにｐウェルとｎバンドとの間の電圧の差
が低下するとリーク電流が低減される。典型的にはリー
ク電流は表面準位の密度に依存して１〜２のオーダだけ
低減される。通常動作モードが再開された場合には、ｎ
バンド用の電圧発生器は再びスイッチオンされる。
イ動作モードを電流消費を低減して行うことができる。
スタンバイ電流の低減は、スタンバイモード中にｎウェ
ルへ適切な電圧を供給する電圧発生器または電圧ポンプ
をスイッチオフすることによって達成される。これによ
りｐウェルとｎウェルとの間の電圧の差が低減される。
上述の場合、ｎバンド用の電圧発生器をスイッチオフす
ることにより電圧の差は１．７５Ｖから１．０Ｖへ低下
する。このようにｐウェルとｎバンドとの間の電圧の差
が低下するとリーク電流が低減される。典型的にはリー
ク電流は表面準位の密度に依存して１〜２のオーダだけ
低減される。通常動作モードが再開された場合には、ｎ
バンド用の電圧発生器は再びスイッチオンされる。
【００２２】別の実施例ではスタンバイモード時のリー
ク電流の低減は、ｐウェルに適切な電圧を供給するｐウ
ェル用の電圧発生器をスイッチオフすることにより達成
される。またｎウェル用の電圧発生器とｐウェル用の電
圧発生器を両方ともスイッチオフすれば、さらにスタン
バイモード時のリーク電流を低減することができる。
ク電流の低減は、ｐウェルに適切な電圧を供給するｐウ
ェル用の電圧発生器をスイッチオフすることにより達成
される。またｎウェル用の電圧発生器とｐウェル用の電
圧発生器を両方ともスイッチオフすれば、さらにスタン
バイモード時のリーク電流を低減することができる。
【００２３】メモリがスタンバイ動作モードにあるか通
常動作モードで動作しているかを検出するために、モニ
タリング回路が設けられている。メモリがスタンバイモ
ードにある場合、ＤＲＡＭアレイに対するｎバンド用の
電圧ポンプはスイッチオフされる。メモリがスタンバイ
モードにない場合には、ｎバンド用の電圧ポンプはスイ
ッチオンのまま維持される。
常動作モードで動作しているかを検出するために、モニ
タリング回路が設けられている。メモリがスタンバイモ
ードにある場合、ＤＲＡＭアレイに対するｎバンド用の
電圧ポンプはスイッチオフされる。メモリがスタンバイ
モードにない場合には、ｎバンド用の電圧ポンプはスイ
ッチオンのまま維持される。
【００２４】１つの実施例によれば、動作モードの検出
はメモリのリフレッシュ動作の有無をモニタリングして
行われる。従来知られているように、リフレッシュは種
々の技術により行われる。例えばリフレッシュは行アド
レスストローブ信号ＲＡＳがアクティブの状態に置かれ
る（アクティブ、ロー）ことによりトリガされる。また
リフレッシュのトリガを、アクティブなＲＡＳ信号より
前のアクティブな列アドレスストローブ信号ＣＡＳ（ア
クティブ、ロー）すなわちＣＢＲリフレッシュによって
行うこともできる。このＣＢＲリフレッシュはＲＡＳ信
号がローアクティブな状態に達する前に列アドレススト
ローブ信号をアクティブローの状態にし、その後リフレ
ッシュすべき各行のアドレスのためのＲＡＳ信号の状態
を変化させる。こうした種々の技術はアクティブなＲＡ
Ｓ信号を単独で、または他の信号と組み合わせて、リフ
レッシュのトリガのために利用する。本発明の１つの実
施例では、装置がスタンバイモードにあるかまたは非ス
タンバイモードにあるかを求めるためにＲＡＳ信号をモ
ニタリングする。
はメモリのリフレッシュ動作の有無をモニタリングして
行われる。従来知られているように、リフレッシュは種
々の技術により行われる。例えばリフレッシュは行アド
レスストローブ信号ＲＡＳがアクティブの状態に置かれ
る（アクティブ、ロー）ことによりトリガされる。また
リフレッシュのトリガを、アクティブなＲＡＳ信号より
前のアクティブな列アドレスストローブ信号ＣＡＳ（ア
クティブ、ロー）すなわちＣＢＲリフレッシュによって
行うこともできる。このＣＢＲリフレッシュはＲＡＳ信
号がローアクティブな状態に達する前に列アドレススト
ローブ信号をアクティブローの状態にし、その後リフレ
ッシュすべき各行のアドレスのためのＲＡＳ信号の状態
を変化させる。こうした種々の技術はアクティブなＲＡ
Ｓ信号を単独で、または他の信号と組み合わせて、リフ
レッシュのトリガのために利用する。本発明の１つの実
施例では、装置がスタンバイモードにあるかまたは非ス
タンバイモードにあるかを求めるためにＲＡＳ信号をモ
ニタリングする。
【００２５】図３には、本発明の１つの実施例によるメ
モリの動作のプロセスが示されている。ステップ３１０
でリフレッシュ動作の有無がモニタリングされる。１つ
の実施例では、リフレッシュ動作の有無はＲＡＳ信号を
用いてモニタリングされる。所定の時間の経過後リフレ
ッシュ動作が行われたと検出された場合には、ＤＲＡＭ
アレイに対するｎバンド用の電圧発生器がステップ３２
０でスイッチオフされる。１つの実施例では、この所定
の時間はリフレッシュ間隔において許容可能な最大時間
以上の長さである。別の実施例では、この所定の時間は
リフレッシュ動作間で許容可能な最大時間の１．５倍以
上の長さである。リフレッシュ動作がこの所定の時間内
に検出された場合、ｎバンド用の電圧発生器はステップ
３３０で通常動作のレベルを維持する。
モリの動作のプロセスが示されている。ステップ３１０
でリフレッシュ動作の有無がモニタリングされる。１つ
の実施例では、リフレッシュ動作の有無はＲＡＳ信号を
用いてモニタリングされる。所定の時間の経過後リフレ
ッシュ動作が行われたと検出された場合には、ＤＲＡＭ
アレイに対するｎバンド用の電圧発生器がステップ３２
０でスイッチオフされる。１つの実施例では、この所定
の時間はリフレッシュ間隔において許容可能な最大時間
以上の長さである。別の実施例では、この所定の時間は
リフレッシュ動作間で許容可能な最大時間の１．５倍以
上の長さである。リフレッシュ動作がこの所定の時間内
に検出された場合、ｎバンド用の電圧発生器はステップ
３３０で通常動作のレベルを維持する。
【００２６】図４には、本発明の１つの実施例によるモ
ニタリング回路４０１が示されており、このモニタリン
グ回路は装置がスタンバイモードにあるか否かを検出す
る。スタンバイモードまたは非スタンバイモードの判別
は、リフレッシュが必要であるか否かによって判別され
る。リフレッシュが必要な場合メモリはスタンバイモー
ドにはなく、リフレッシュが必要でない場合メモリはス
タンバイモードにある。１つの実施例では、リフレッシ
ュが必要か否かはＲＡＳ信号より前のＣＡＳ信号ＣＢＲ
およびカウンターＲＡＳ信号ＲＡＳcounterによって判
別される。アクティブなＲＡＳcounter信号は、所定の
時間内にリフレッシュ動作が行われなかったことを示
す。
ニタリング回路４０１が示されており、このモニタリン
グ回路は装置がスタンバイモードにあるか否かを検出す
る。スタンバイモードまたは非スタンバイモードの判別
は、リフレッシュが必要であるか否かによって判別され
る。リフレッシュが必要な場合メモリはスタンバイモー
ドにはなく、リフレッシュが必要でない場合メモリはス
タンバイモードにある。１つの実施例では、リフレッシ
ュが必要か否かはＲＡＳ信号より前のＣＡＳ信号ＣＢＲ
およびカウンターＲＡＳ信号ＲＡＳcounterによって判
別される。アクティブなＲＡＳcounter信号は、所定の
時間内にリフレッシュ動作が行われなかったことを示
す。
【００２７】図４に示されているように、モニタリング
回路４０１はＮＯＲゲートを有しており、このゲートは
ＣＢＲ信号とＲＡＳcounter信号とを入力側で受け取
る。図示されているようにＣＢＲ信号はアクティブハイ
の信号であり、ＲＡＳcounter信号はアクティブローの
信号である。ＣＢＲ信号がイナクティブでＲＡＳcounte
r信号がアクティブである場合のみ、メモリはスタンバ
イモードにある。ＣＢＲ信号がアクティブでＲＡＳcoun
ter信号がイナクティブであれば、ＮＯＲはこれに応答
してアクティブ（ハイ）なパスイネーブル信号を形成す
る。
回路４０１はＮＯＲゲートを有しており、このゲートは
ＣＢＲ信号とＲＡＳcounter信号とを入力側で受け取
る。図示されているようにＣＢＲ信号はアクティブハイ
の信号であり、ＲＡＳcounter信号はアクティブローの
信号である。ＣＢＲ信号がイナクティブでＲＡＳcounte
r信号がアクティブである場合のみ、メモリはスタンバ
イモードにある。ＣＢＲ信号がアクティブでＲＡＳcoun
ter信号がイナクティブであれば、ＮＯＲはこれに応答
してアクティブ（ハイ）なパスイネーブル信号を形成す
る。
【００２８】パスイネーブル信号は制御回路に入力され
る。制御回路はｎウェル用の電圧発生器を制御する。パ
スイネーブル信号がアクティブである場合、制御回路は
ｎバンド用の電圧発生器をスイッチオフする。逆にパス
イネーブル信号がイナクティブである場合、制御回路は
ｎバンド用の電圧発生器をオンのまま維持する。
る。制御回路はｎウェル用の電圧発生器を制御する。パ
スイネーブル信号がアクティブである場合、制御回路は
ｎバンド用の電圧発生器をスイッチオフする。逆にパス
イネーブル信号がイナクティブである場合、制御回路は
ｎバンド用の電圧発生器をオンのまま維持する。
【００２９】図５には、制御回路５０１の実施例の概略
的な図が示されている。図示されているように、制御回
路は第１のスイッチ５１０と第２のスイッチ５３０を有
している。この第１のスイッチはメモリアレイ５５０の
ｎウェルに対するｎバンド用の電圧発生器を制御し、第
２のスイッチはメモリアレイのｎウェルに対するグラウ
ンド電圧（０Ｖ）を制御する。第１のスイッチおよび第
２のスイッチは例えばパストランジスタを有している。
インバータ５２０が第１のスイッチ５１０に接続されて
いる。パスイネーブル信号はインバータの入力側と第２
のスイッチ５３０の入力側に供給される。パスイネーブ
ル信号がアクティブである場合、ｎバンド用の電圧発生
器はメモリアレイから分離され、ｎウェルがグラウンド
に接続される。パスイネーブル信号がイナクティブであ
る場合、アレイからグラウンドが分離されて、ｎバンド
用の電圧発生器がメモリアレイに接続される。
的な図が示されている。図示されているように、制御回
路は第１のスイッチ５１０と第２のスイッチ５３０を有
している。この第１のスイッチはメモリアレイ５５０の
ｎウェルに対するｎバンド用の電圧発生器を制御し、第
２のスイッチはメモリアレイのｎウェルに対するグラウ
ンド電圧（０Ｖ）を制御する。第１のスイッチおよび第
２のスイッチは例えばパストランジスタを有している。
インバータ５２０が第１のスイッチ５１０に接続されて
いる。パスイネーブル信号はインバータの入力側と第２
のスイッチ５３０の入力側に供給される。パスイネーブ
ル信号がアクティブである場合、ｎバンド用の電圧発生
器はメモリアレイから分離され、ｎウェルがグラウンド
に接続される。パスイネーブル信号がイナクティブであ
る場合、アレイからグラウンドが分離されて、ｎバンド
用の電圧発生器がメモリアレイに接続される。
【００３０】本発明を幾つかの実施例に基づいて説明し
たが、本発明の範囲内で変更および修正が可能であるこ
とは当業者には自明である。本発明は上述の説明に用い
た実施例に限定されるものではなく、本発明の特徴は請
求項に記載の構成によって理解すべきである。
たが、本発明の範囲内で変更および修正が可能であるこ
とは当業者には自明である。本発明は上述の説明に用い
た実施例に限定されるものではなく、本発明の特徴は請
求項に記載の構成によって理解すべきである。
【図１】従来のトレンチキャパシタＤＲＡＭセルを示す
図である。
図である。
【図２】スタンバイモード中のリークのメカニズムを示
す図である。
す図である。
【図３】本発明の１つの実施例によるスタンバイ動作モ
ードを示す図である。
ードを示す図である。
【図４】スタンバイモードを検出するモニタリング回路
を示す図である。
を示す図である。
【図５】アレイへ供給される電圧を制御する制御回路を
示す図である。
示す図である。
１００ ＤＲＡＭセル １０１ 基板 １１０ トランジスタ １１２ ゲート １１３ ソース １１４ ドレイン １２０ ワード線 １２５ 拡散領域 １６０ トレンチキャパシタ １６１ ポリシリコン １６８、２６８ カラー １７０ 埋め込みウェル １８０ 浅いトレンチアイソレーション領域 １８６ ビット線コンタクト開口部 １８９ 中間絶縁層 ２６５ 埋め込みプレート ２９１ 空乏領域 ４０１ モニタリング回路 ５０１ 制御回路 ５１０ 第１のスイッチ ５３０ 第２のスイッチ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ハインツ ヘーニッヒシュミット ドイツ連邦共和国 シュタルンベルク ザ ントシュトラーセ ヌンマー ３ (72)発明者 リチャード エル クラインヘンツ アメリカ合衆国 ニューヨーク ワッピン ガーズ フォールズ オール エンジェル ズ ヒル ロード 153 (72)発明者 ジャック エイ マンデルマン アメリカ合衆国 ニューヨーク ストーム ヴィル ジャミー レーン ５
Claims (1)
- 【請求項１】 ダイナミックランダムアクセスメモリ
（ＤＲＡＭ）がスタンバイ動作モードまたは通常動作モ
ードのいずれで動作しているかを求め、 ＤＲＡＭがスタンバイ動作モードにある場合、ＤＲＡＭ
のアレイに対する第１の電源をスイッチオフし、 ＤＲＡＭが通常動作モードで動作している場合、前記Ｄ
ＲＡＭのアレイに対する第１の電源を維持する、ことを
特徴とするダイナミックランダムアクセスメモリのスタ
ンバイ電流を低減する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/000625 | 1997-12-30 | ||
| US09/000,625 US5970009A (en) | 1997-12-30 | 1997-12-30 | Reduced stand by power consumption in a DRAM |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11265574A true JPH11265574A (ja) | 1999-09-28 |
Family
ID=21692321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10374524A Pending JPH11265574A (ja) | 1997-12-30 | 1998-12-28 | ダイナミックランダムアクセスメモリのスタンバイ電流を低減する方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5970009A (ja) |
| EP (1) | EP0928006B1 (ja) |
| JP (1) | JPH11265574A (ja) |
| KR (1) | KR100574243B1 (ja) |
| CN (1) | CN1201334C (ja) |
| DE (1) | DE69822775T2 (ja) |
| TW (1) | TW418395B (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6560154B1 (en) * | 1999-05-14 | 2003-05-06 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| US6563746B2 (en) | 1999-11-09 | 2003-05-13 | Fujitsu Limited | Circuit for entering/exiting semiconductor memory device into/from low power consumption mode and method of controlling internal circuit at low power consumption mode |
| US6807122B2 (en) * | 2001-11-14 | 2004-10-19 | Hitachi, Ltd. | Semiconductor memory device requiring refresh |
| US7064984B2 (en) * | 2002-01-16 | 2006-06-20 | Micron Technology, Inc. | Circuit and method for reducing leakage current in a row driver circuit in a flash memory during a standby mode of operation |
| JP4499982B2 (ja) * | 2002-09-11 | 2010-07-14 | 株式会社日立製作所 | メモリシステム |
| US7038523B2 (en) * | 2003-10-08 | 2006-05-02 | Infineon Technologies Ag | Voltage trimming circuit |
| US7555659B2 (en) * | 2006-02-28 | 2009-06-30 | Mosaid Technologies Incorporated | Low power memory architecture |
| US7598166B2 (en) * | 2006-09-08 | 2009-10-06 | International Business Machines Corporation | Dielectric layers for metal lines in semiconductor chips |
| US8743647B2 (en) | 2012-02-21 | 2014-06-03 | Synopsys, Inc. | Static read only memory device which consumes low stand-by leakage current |
| CN103426466B (zh) * | 2012-05-25 | 2016-12-14 | 安凯(广州)微电子技术有限公司 | 一种动态随机存取存储器的控制方法、装置和设备 |
| CN115078260B (zh) * | 2022-08-23 | 2022-10-28 | 常州奥智高分子集团股份有限公司 | 一种扩散板aoi检测装置 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4381552A (en) * | 1978-12-08 | 1983-04-26 | Motorola Inc. | Stanby mode controller utilizing microprocessor |
| JPS6199363A (ja) * | 1984-10-19 | 1986-05-17 | Mitsubishi Electric Corp | 基板電位発生回路 |
| JPH0426989A (ja) * | 1990-05-18 | 1992-01-30 | Toshiba Corp | ダイナミックメモリ装置 |
| US5262998A (en) * | 1991-08-14 | 1993-11-16 | Micron Technology, Inc. | Dynamic random access memory with operational sleep mode |
| US5365487A (en) * | 1992-03-24 | 1994-11-15 | Texas Instruments Incorporated | DRAM power management with self-refresh |
| KR0169157B1 (ko) * | 1993-11-29 | 1999-02-01 | 기다오까 다까시 | 반도체 회로 및 mos-dram |
| JPH0887881A (ja) * | 1994-09-19 | 1996-04-02 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5563839A (en) * | 1995-03-30 | 1996-10-08 | Simtek Corporation | Semiconductor memory device having a sleep mode |
| US5687382A (en) * | 1995-06-07 | 1997-11-11 | Hitachi America, Ltd. | High speed, reduced power memory system implemented according to access frequency |
| KR970029759A (ko) * | 1995-11-08 | 1997-06-26 | 문정환 | 반도체 메모리 회로 |
| JP3704188B2 (ja) * | 1996-02-27 | 2005-10-05 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| KR100429862B1 (ko) * | 1997-06-24 | 2004-07-19 | 삼성전자주식회사 | 반도체장치의 내부 전원 제어회로 |
-
1997
- 1997-12-30 US US09/000,625 patent/US5970009A/en not_active Expired - Lifetime
-
1998
- 1998-10-29 TW TW087117959A patent/TW418395B/zh not_active IP Right Cessation
- 1998-12-21 CN CNB981230997A patent/CN1201334C/zh not_active Expired - Fee Related
- 1998-12-23 EP EP98310641A patent/EP0928006B1/en not_active Expired - Lifetime
- 1998-12-23 DE DE69822775T patent/DE69822775T2/de not_active Expired - Fee Related
- 1998-12-28 JP JP10374524A patent/JPH11265574A/ja active Pending
- 1998-12-29 KR KR1019980059878A patent/KR100574243B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
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| KR100574243B1 (ko) | 2006-07-21 |
| EP0928006A2 (en) | 1999-07-07 |
| CN1221956A (zh) | 1999-07-07 |
| EP0928006B1 (en) | 2004-03-31 |
| DE69822775T2 (de) | 2005-02-10 |
| EP0928006A3 (en) | 2000-08-09 |
| TW418395B (en) | 2001-01-11 |
| US5970009A (en) | 1999-10-19 |
| KR19990063544A (ko) | 1999-07-26 |
| CN1201334C (zh) | 2005-05-11 |
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