KR19990063544A - Dram에서의 대기 전력 소모를 감소시키는 방법 - Google Patents

Abstract

대기 모드동안 DRAM에서의 감소된 전류 소모는 예를 들어 n-웰에 연결되는 전력원을 스위칭 오프함으로써 달성된다.

Description

ＤＲＡＭ에서의 대기 전력 소모를 감소시키는 방법

본 발명은 다이내믹 랜덤 액세스 메모리(DRAM)에 관한 것으로서, 특히 대기 모드 동안의 전력 소모를 감소시키는 것이다.

랜덤 액세스 메모리(RAM)로서 참조되는 컴퓨터 작업 메모리는 시스템 프로세서에 현재 이용가능한 프로그램의 저장 및 처리되는 데이터의 제공을 제공한다. 또한, RAM은 사용자에게 표시되는 정보의 저장을 제공한다. 전형적으로, 작업 메모리는 상대적으로 저가이고 고성능인 다이내믹 랜덤 액세스 메모리 IC(DRAM)을 포함한다.

DRAM은 저장된 데이터를 유지하기 위하여 이들 셀의 일정한 리프레싱을 요구한다. 이런 리프레싱은 메모리 제어기의 제어하에서 발생한다. 메모리 셀을 리프레싱하기 위한 여러 가지 기술이 공지되어 있다.

DRAM 셀의 리프레시 요구는 상당히 큰 양의 전력을 소모한다. 이런 전력 소모는 특히 이들이 더 큰 배터리 용량을 요구하기 때문에 휴대용 컴퓨터와 관련한 문제를 지니고 있다. 전력 소모를 감소시키는 한가지 기술은 컴퓨터 동작에 대한 대기 모드를 제공하는 것이다. 대기 모드에서는, DRAM내의 컴퓨터 데이터가 리프레싱되지 않아 시스템에 의해 사용되는 전력을 감소시킨다. 대기 모드는 액티브, 아이들 또는 자동 엔트리에 의한 여러 가지 기술에 의해 동작될 수 있다.

DRAM 셀의 한가지 형태는 트랜지스터에 전기적으로 결합되는 트렌치 캐패시터를 포함한다. 트렌치 캐패시터 DRAM 셀은 모든 목적으로 위한 참고문헌으로서 사용되는 울프, VLSI Era을 위한 실리콘 프로세싱, 2판에 개시되어 있다. NMOSFET 타입의 트렌치 DRAM 셀에서, n-채널 트랜지스터의 p-타입 웰은 보통 기판 민감도와 확산 캐패시턴스를 감소시키기 위해 네거티브 전압에 바이어싱된다. 더욱이, 캐패시터의 매립 플레이트를 전기적으로 결합하는데 제공되는 n-타입 웰은 전형적으로 약 V_DD/2에 바이어싱된다. 그러나, 이런 DRAM 셀은 대기 모드 동안 누설 전류의 흐름 증가를 발생시킨다. 증가된 누설 전류의 흐름은 바람직하지 않으며 어떤 경우에는 허용되지 어려운 더 큰 전력 소모를 초래한다.

상기 논의로부터, DRAM이 감소된 누설 전류로 동작하는 대기 모드를 제공하는 것이 바람직하다.

본 발명은 대기 모드 동안 DRMA에서의 대기 전류를 감소시키는 것이다.

도 1은 종래 트렌티 DRAM 셀을 도시하는 도면.

도 2는 대기 모드 동안 누설 매커니즘을 도시하는 도면.

도 3은 본 발명의 일실시예에 따른 동작의 대기 모드를 설명하는 도면.

도 4는 대기 모드를 결정하기 위한 모니터링 회로도.

도 5는 메모리 어레이에 대한 전압을 제어하기 위한 레귤레이팅 회로도.

* 도면의 주요부분에 대한 부호의 설명 *

401 : 모니터 회로 501 : 레귤레이팅 회로

510 : 제1 스위치 530 : 제2 스위치

520 : 인버터 550 : 메모리 어레이

일실시예에서, DRMA이 대기 모드에 있다고 검출될 때, DRAM의 메모리 어레이에 대한 제1 전력원은 스위칭 오프된다. 상기 제1 전력원은 메모리 어레이의 n-웰에 접속된다. 상기 n-웰에 대한 전력원을 스위칭 오프함으로써, 대기 모드 동안 감소된 전력 소모가 달성된다.

본 발명은 감소된 전력 소모와 관련한 동작의 대기 모드를 가지는 DRAM에 관한 것이다. 여러 가지 타입의 대기 모드가 있다. 어떤 타입은 비휘발성 메모리에 저장될 수 있고 정상 동작을 다시 시작할 때 그것의 예비 대기 모드에 재저장될 수 있는 데이터를 요구하는 반면, 다른 타입들은 그렇지 않다. 다른 타입중에서, DRAM은 리프레싱되지 않는다. 본 발명은 메모리 셀이 트렌치 캐패시터를 사용하는 DRAM 집적 회로(IC)의 내용으로 기술된다. 본 발명의 이해를 쉽게 하기 위하여, 종래 트렌치 DRAM 셀의 상세가 개시된다.

도 1를 참조하면, 종래 트렌치 캐패시터 DRAM 셀(100)이 도시되어 있다. 예를 들면, 종래 트렌치 캐패시터 DRAM 셀은 모든 목적을 위해 참고문헌으로서 사용되는자기 정렬된 매립 스트랩(BEST : Buried Strap)을 갖는 0.6㎛ ² 256Mb 트렌치 dram 셀, IEDM 93-627에 개시되어 있다. 전형적으로, 셀 어레이는 DRAM 칩을 형성하기 위하여 워드라인과 비트라인에 의해 상호접속된다.

상기 DRAM 셀(100)은 기판(101)에 형성된 트렌치 캐패시터(160)를 포함한다. 상기 기판은 붕소(B)와 같은 p-타입 도펀트(p^-)로 저도핑된다. 상기 트렌치는 비소(As) 또는 인(P)과 같은 n-도펀트(n⁺)로 고도핑된 폴리실리콘(폴리)으로 채워진다. 하나의 캐패시터 플레이트로서 소용되는 상기 폴리는 저장 노드로서 참조된다. 예를 들어 As로 도핑된 매립 플레이트(165)가 트렌치의 하부 영역을 둘러싸는 기판에 제공된다. 상기 As는 도펀트원으로부터 실리콘 기판내로 확산된다. 상기 도펀트원은 트렌치의 측벽에 형성된 As 도핑된 실리케이트 글라스(ASG : As doped silicate glass)가 될 수 있다.

또한 상기 DRAM 셀은 트랜지스터(110)를 포함한다. 상기 트랜지스터는 게이트(112), 소스(113) 및 드레인(114)을 포함한다. 상기 트랜지스터의 게이트는 워드라인을 나타낸다. 상기 트랜지스터가 캐패시터에 연결되기 때문에, 액티브 워드라인으로서 참조된다. 상기 드레인과 소스는 인(P)과 같은 n-타입 도펀트를 주입함으로써 형성된다. 캐패시터에 대한 트랜지스터의 연결은 확산 영역(125)을 통해 이루어진다. 노드 확산부로서 참조되는 상기 확산 영역은 매립 스트랩을 통해 트렌치 폴리로부터 도펀트를 외부 확산시킴으로써 형성된다. 상기 스트랩은 트렌치내의 As 또는 P 도핑된 폴리로부터 외부확산되는 As 또는 P 도펀트를 제공함으로써 형성된다.

칼라(168)가 트렌치의 상부 영역에 형성된다. 여기에 사용된 바와 같이, 트렌치의 상부 영역은 칼라를 포함하는 섹션으로 참조되고 하부 영역은 칼라 아래의 영역을 포함한다. 상기 칼라는 매립 플레이트에 대한 노드 접합부의 누설을 방지한다. 누설은 셀의 유지 시간을 저하시키는 것으로서 바람직하지 못하다. 알수 있는 바와 같이, 상기 칼라는 매립 스트랩의 하부와 매립 플레이트의 상부에 접하고 있다.

P 또는 As와 같은 n-타입 도펀트를 포함하는 매립 웰(170)이 기판 표면의 하부에 제공된다. 상기 매립 n-웰에서의 도펀트 피크 농도는 상기 칼라의 하부에서 상대적으로 낮다. 또한 상기 매립 웰은 상기 어레이내의 DRAM 셀의 매립 플레이트를 접속시키는데 소용되는 n-밴드로서 참조된다.

얕은 트렌치 절연부(STI)(180)가 다른 셀 또는 소자로부터 상기 DRAM 셀을 절연하기 위해 제공된다. 알수 있는 바와 같이, 워드라인(120)이 트렌치 위에 형성되고 상기 STI에 의해 트렌치로부터 절연된다. 워드라인(120)은 패싱 워드라인으로서 참조된다. 이런 구성은 폴디드 비트라인 아키텍처로서 참조된다.

레벨간 유전체층(189)이 상기 워드라인 위에 형성된다. 상기 레벨간 유전체층(190)은 예를 들어 보로포스포실리케이트 글라스(BPSG)와 같은 도핑된 실리케이트 글라스를 포함한다. 또한 포스포실리케이트 글라스(PSG) 또는 보로실리케이트 글라스(BSG)와 같은 다른 도핑된 실리케이트 글라스가 사용가능하다. 대안적으로, TEOS와 같은 도핑되지않은 실리케이트 글라스가 사용될 수 있다. 도전층이 레벨간 유전체층위에 형성되어 비트라인을 형성한다. 비트라인 접촉 개구부(186)가 상기 비트라인에 소스(113)를 연결시키기 위해 레벨간 유전체층내에 제공된다.

상기 소스와 게이트에 대한 적당한 전압의 제공에 의한 트랜지스터의 동작은 트렌치 캐패시터로부터 데이터가 기록 또는 판독될 수 있도록 한다. 상기 소스와 드레인은 판독 또는 기록이 수행되는지의 여부와 데이터 상태에 의존하여 비트라인과 노드 확산부 사이에서 변화한다.

이전에 개시된 바와 같이, 이런 DRAM 셀은 대기 모드동안 누설 전류의 흐름 증가를 나타낸다. 이런 누설 전류의 증가가 상기 DRAM 셀의 n-웰과 관련한 p-웰 사이의 큰 차이에 의해 초래된다는 것을 발견했다.

도 2는 대기 모드동안 누설이 발생하는 매커니즘을 설명하는 트렌치 캐패시터 DRAM 셀의 일부도이다. 도시된 바와 같이, 상기 셀은 저장 노드를 형성하고 매립 플레이트로부터 노드 확산부를 절연하기 위해 고도핑된 n-타입 도펀트를 포함하는 트렌치 캐패시터를 구비한다. 칼라(168)가 저장 노드로부터 p-웰을 절연하기 위해 트렌치의 상부 영역에 제공된다. p-웰 하부의 것은 상기 어레이내의 다른 DRAM 셀의 매립 플레이트와 캐패시터의 매립 플레이트(265)를 연결시키는 n-웰 또는 n-밴드이다. 예시적으로, 상기 p-웰은 -0.1V로 바이어싱되고 n-웰은 0.75V로 바이어싱된다.

대기 모드동안, 상기 셀이 리프레싱되지 않을 때 상기 트렌치내의 도핑된 폴리는 결국 약 -1.0V가 되는 상기 p-웰의 전위까지 누설된다. 상기 n-밴드가 약 0.75V로 바이어싱되기 때문에, 상기 n-밴드와 관련한 저장 노드 사이의 전위는 약 1.75V이다. 이런 큰 차이는 표면 공핍 영역(291)에서의 빠른 전자-홀 쌍의 발생을 초래하고, 그 결과 대기 전류의 증가를 가져온다.

본 발명의 일실시예에 따르면, 감소된 전류 소모로 동작하는 대기 모드가 제공된다. 대기 전류의 감소는 대기 모드동안 적당한 전압을 n-웰에 제공하는 전압 발생기 또는 펌프의 스위칭 오프에 의해 달성된다. 이것은 p-웰과 n-웰 사이의 전압 차이를 감소시킨다. 상기 경우에 대하여, n-밴드 전압 발생기의 스위칭 오프는 1.75로부터 1.0V로 상기 차이를 감소시킨다. 이런 p-웰과 n-웰 사이의 전압 차이의 감소는 누설 전류를 감소시킨다. 전형적으로, 누설 전류는 표면 상태 밀도에 의존하여 1-2배만큼 감소된다. 정상 동작 모드가 다시 시작될 때, 상기 n-밴드 발생기는 다시 스위칭 온된다.

다른 실시예에서, 대기 누설 전류의 감소는 p-웰에 적당한 전압을 제공하는 p-웰 발생기의 스위칭 오프에 의해 달성된다. 또한, 대기 누설 전류의 추가 감소는 p-웰과 n-웰 발생기 둘다를 스위칭 오프함으로써 달성될 수 있다.

상기 메모리가 대기 또는 정상 동작 모드에서 동작하는지의 여부를 검출하도록 모니터 회로가 제공된다. 상기 메모리가 대기 모드에서 동작하는 경우, 상기 DRAM 어레이에 대한 n-밴드 전압 펌프가 스위칭 오프된다. 상기 메모리가 대기 모드에서 동작하지 않는 경우, 상기 n-밴드 전압 펌프는 온상태로 유지된다.

다른 실시예에서, 동작 모드의 결정은 메모리의 리프레시 동작를 모니터링함으로써 달성된다. 종래 기술에 공지된 바와 같이, 리프레시는 여러 가지 기술을 통해 발생한다. 예를 들면, 리프레시는 로우 어드레스 스트로브(RAS) 신호가 그것의 액티브 상태(액티브 로우가 되는)로 설정될 수 있도록 함으로써 트리거링된다. 다른 리프레시 트리거는 RAS가 로우 액티브 상태로 이동하기전에 액티브 로우 상태로 컬럼 어드레스 스트로브를 위치시킨 다음에 리프레싱될 각각의 로우 어드레스를 위한 RAS가 토글링되는 액티브 RAS 또는 CBR 리프레시 이전의 액티브 컬럼 어드레스 스트로부(CAS) 신호(또한 액티브 로우가 되는)를 포함한다. 이런 여러 가지 기술들은 리프레시를 트리거링하기 위해 단독 또는 다른 신호와의 조합으로 액티브 RAS 신호를 사용한다.

도 3를 참조하면, 본 발명의 일실시예에 따른 메모리 동작 방법이 도시되어 있다. 단계(310)에서, 리프레시 동작이 모니터링된다. 일실시예에서, 상기 리프레시 동작은 RAS 신호를 사용하여 모니터링된다. 리프레시 동작이 미리 결정된 시간이후에 검출되지 않은 경우, 상기 DRAM 어레이에 대한 n-밴드 발생기는 단계(320)에서 스위칭 오프된다. 일실시예에서, 상기 미리 결정된 시간은 리프레시 사이의 최대 허용가능한 시간보다 크거나 같다. 다른 실시예에서, 상기 미리 결정된 기간은 리프레시 사이의 최대 허용가능한 시간의 1.5배보다 크거나 같다. 리프레시가 미리 결정된 시간내에 검출되는 경우, 상기 n-밴드 발생기는 단계(330)에서 그것의 정상 동작 레벨로 유지된다.

도 4를 참조하면, 상기 시스템이 대기 또는 대기가 아닌 모드에 있는지의 여부를 검출하는 모니터 회로(401)가 본 발명의 일실시예에 따라 제공된다. 대기 또는 대기가 아닌 모드는 리프레시가 필요한지의 여부에 의해 결정된다. 리프레시가 필요한 경우 상기 메모리는 대기가 아닌 모드에 있고, 리프레시가 필요하지 않은 경우 상기 메모리는 대기 모드에 있다. 일실시예에서, 리프레시가 필요한지의 여부는 RAS(CBR) 신호와 RAS 카운터(RAS COUNTER) 신호 이전의 CAS에 의해 결정된다. 액티브 RAS 카운터(RAS counter) 신호는 리프레시 동작이 미리 결정된 시간내에 발생되지 않았다는 것을 나타낸다.

도 4에 도시된 바와 같이, 상기 모니터 회로(401)는 CBR과 RAS counter 신호가 입력으로서 수신되는 NOR 게이트를 포함한다. 도시된 바와 같이, 상기 CBR 신호는 액티브 하이 신호이고 RAS counter 신호는 액티브 로우 신호이다. 단지 인액티브 CBR 신호와 액티브 RAS counter 신호만이 상기 메모리가 대기 모드에 있다는 것을 나타낸다. 액티브 CBR과 인액티브 RAS counter 신호에 응답하여, NOR 게이트는 액티브 (하이) 패스인에이블 신호를 발생시킨다.

상기 패스인에이블 신호는 레귤레이팅 회로내로 입력된다. 상기 레귤레이팅 회로는 n-웰에 대한 전압 발생기를 제어한다. 상기 패스인에이블 신호가 액티브인 경우, 상기 레귤레이팅 회로는 n-밴드 전압 발생기를 스위칭 오프시킨다. 한편, 상기 패스인에이블 신호가 인액티브인 경우 상기 n-밴드 전압 발생기는 유지된다.

도 5는 레귤레이팅 회로(501)의 예시적 실시예를 도시한다. 도시된 바와 같이, 상기 레귤레이팅 회로는 메모리 어레이(550)의 n-웰에 대한 n-밴드 발생기를 제어하는 제1 스위치(510), 메모리 어레이의 n-웰에 대한 접지(O 볼트)를 제어하는 제2 스위치(530)를 포함한다. 상기 제1 및 제2 스위치는 예를 들어 패스 트랜지스터를 포함한다. 인버터(520)가 상기 제1 스위치(510)에 연결된다. 상기 패스인에이블 신호는 상기 인버터의 입력과 스위치(530)에 연결된다. 액티브 패스인에이블 신호는 메모리 어레이로부터 n-밴드 발생기를 단절시키고 접지로 n-웰을 연결시킨다. 인액티브 패스인에이블 신호는 n-밴드 발생기를 상기 어레이에 연결시키고 상기 어레이로부터 접지를 단절시킨다.

이상에서는 본 발명의 양호한 일 실시예에 따라 본 발명이 설명되었지만, 첨부된 청구 범위에 의해 한정되는 바와 같은 본 발명의 사상을 일탈하지 않는 범위 내에서 다양한 변형이 가능함은 본 발명이 속하는 기술 분야의 당업자에게는 명백하다.

대기 모드 동안 DRMA에서의 대기 전류를 감소시킬 수 있다.

Claims (1)

1. DRAM에서의 대기 전류를 감소시키는 방법에 있어서,

   상기 DRAM이 대기 또는 정상 동작 모드에 있는지의 여부를 결정하고;

   상기 DRAM이 대기 모드에 있는 경우 상기 DRAM내의 어레이에 대한 제1 전력원을 스위칭 오프하며;

   상기 DRAM이 정상 모드에 있는 경우 상기 어레이에 대한 제1 전력원을 유지하는 것을 특징으로 하는 방법.