JP3320339B2

JP3320339B2 - トレンチ・セル・キャパシタ

Info

Publication number: JP3320339B2
Application number: JP19424797A
Authority: JP
Inventors: ヨハン・アルスマイナー; ジャック・アラン・マンデルマン; ジェームズ・アンソニー・オネイル; クリストファー・パークス; ポール・クリスチャン・パリーズ
Original assignee: Siemens AG; International Business Machines Corp
Current assignee: Siemens AG; International Business Machines Corp
Priority date: 1996-07-30
Filing date: 1997-07-18
Publication date: 2002-09-03
Anticipated expiration: 2017-07-18
Also published as: US5793075A; EP0822599A3; EP0822599A2; JPH1074910A; US6265278B1

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般に集積回路の
キャパシタに関し、より具体的には深いトレンチ・キャ
パシタに関する。

【０００２】

【従来の技術】半導体デバイスの生産においてコストお
よびパフォーマンス上の競争力を維持する必要があるの
で、集積回路内のデバイス密度が引き続き増加してき
た。デバイス密度の増加を促進するため、このような半
導体デバイスのフィーチャ・サイズを縮小可能にするよ
うな新しい技術が絶えず要求されている。

【０００３】デバイス密度を終始増加するための推進力
は、ダイナミック・ランダム・アクセス・メモリ（ＤＲ
ＡＭ）市場で特に強い。ＤＲＡＭ設計において重要な特
定の領域は、各メモリ・セルを格納するために使用する
記憶キャパシタである。ＤＲＡＭ設計の密度は、記憶キ
ャパシタのフィーチャ・サイズによって大幅に制限され
る。定義によれば、キャパシタは電極間に電荷を記憶す
るものである。ＤＲＡＭアプリケーションで使用する多
くの集積キャパシタでは、キャパシタの一方の電極とし
て働く「記憶ノード」または「記憶電極」がＤＲＡＭ回
路に接続され、キャパシタの他方の電極として働く「反
対電極（カウンタ電極）」または「プレート」は一般に
固定電位に接続されている。

【０００４】記憶キャパシタに格納された電荷は電流漏
れが発生する可能性があり、そのため、ＤＲＡＭは定期
的にリフレッシュしなければならない。過剰な電荷漏れ
を発生せずにリフレッシュ間で可能な時間はデータ保持
時間であり、記憶サイクルの開始時に格納された電荷の
量と、各種の漏れメカニズムによる漏れ電流の量とによ
って決まる。様々な理由から、リフレッシュ・サイクル
間で可能な時間を延長するために漏れメカニズムを最小
限にすることが好ましい場合が多い。

【０００５】十分なキャパシタンスを維持しながら、キ
ャパシタのフィーチャ・サイズの縮小を促進するため
に、いくつかの方法が使用されてきた。たとえば、トラ
ンスファ・デバイスの上にスタックト・キャパシタが配
置されていた。残念ながら、この手法は、トポロジの問
題や、キャパシタ間の接続の問題を呈する。

【０００６】もう１つの手法は、トレンチ・キャパシタ
を記憶キャパシタとして使用することであった。トレン
チ・キャパシタは、デバイス上で使用する面積を増加せ
ずにキャパシタンスを増加するために記憶ノードを基板
内に拡張するものである。通常、トレンチ・キャパシタ
設計では、高導電性の単結晶シリコン基板を反対電極と
して使用し、深いトレンチ内の高導電性の多結晶シリコ
ンをキャパシタの記憶電極として使用する。キャパシタ
の垂直寸法を拡張することにより、トレンチ・キャパシ
タでは、結果的に得られるキャパシタンスを減少せずに
キャパシタのフィーチャ・サイズを縮小することができ
る。

【０００７】トレンチ・キャパシタは、基板プレート・
トレンチ設計の使用によってさらに洗練されている。図
１を参照すると、同図には、Lu他の米国特許第４６８８
０６３号に記載され、米国特許第５２５０８２９号でBr
onner他が修正した、基本的な基板プレート・トレンチ
（ＳＰＴ）ＤＲＡＭセルの概略断面図が示されている。
このセルはＰ⁺型半導体の基板１０を含む。Ｎ型分離ウ
ェル３０の上にＰ型ウェル１２が形成されている。Ｐ型
ウェル１２の上部表面には、図示されていないＤＲＡＭ
アレイ・サポート回路のワード・アクセス線に応答する
コントロール・ゲート１６を含むトランスファ・デバイ
ス１４が形成されている。トランスファ・デバイス１４
は、Ｐ型ウェル１２内に形成したチャネル領域により、
ビット線拡散Ｎ⁺型領域１８と拡散Ｎ⁺型領域２０との間
でデータを結合する。基板１０には深いトレンチ２２が
形成され、深いトレンチ２２はＮ⁺型領域２０に隣接し
ている。深いトレンチ２２の内部には、薄い誘電体層に
よって基板１０から分離されたＮ⁺型ポリシリコン電極
２４を含むキャパシタの記憶ノードが形成されている。
Ｎ⁺型領域２０とポリシリコン記憶ノード２４は導電ス
トラップ１１によって接続されている。記憶トレンチ２
２の上部には、垂直漏れを防止するように機能する厚い
分離カラー２８が設けられている。このような特徴は、
「Double Well Substrate Plate Trench DRAM Cell Arr
ay」という名称の米国特許第５２６４７１６号および
「Method of Forming Double Well Substrate Plate Tr
ench DRAM Cell Array」という名称の第５３３６６６３
号（それぞれ、Bronner他に交付され、ＩＢＭに譲渡さ
れている）でさらに洗練されている。

【０００８】

【発明が解決しようとする課題】このような先行技術の
設計では、基板１０は、このデバイス上のすべての集積
キャパシタ用の共通プレート反対電極として機能する。
先行技術では、基板１０は高ドープ材を含まなければな
らないと一貫して教示している。これは、トレンチ・キ
ャパシタに関連するいくつかの問題を最小限にするため
であった。たとえば、フィーチャ・サイズが縮小する
と、電極での空乏効果によるキャパシタンスの損失が重
大な問題の１つになる。ほとんどのキャパシタ設計で
は、電極での空乏（ディプリーション）効果を最小限に
するためにノードまたはプレートあるいはその両方につ
いて可能な限り最高のドーピングを達成しようとしてい
る。特に、先行技術の手法では、Ｐ型エピタキシャル層
がその上部表面上にある状態で重度のＰ⁺型基板を使用
して空乏効果を最小限にしている。したがって、先行技
術では、基板１０のドーピングは一般にウェハ生産プロ
セスで達成可能な最大濃度のＰ型ドーパントでなければ
ならないと教示していた。この手法は、空乏効果を最小
限にすることについては成功したが、残念ながら、キャ
パシタ内に格納した電荷と誘電体内の電界の強度との兼
ね合いはあまり好ましくないものになっている。

【０００９】もう１つの先行技術の手法は、深いトレン
チを取り囲む拡散領域をキャパシタの反対電極として使
用することであった。このようなキャパシタは、一般に
拡散プレート・キャパシタと呼ばれているが、通常、良
好な信頼性で比較的高いキャパシタンスを達成できる。
残念ながら、拡散プレート反対電極を実施するために追
加のプロセス・ステップを必要とする。

【００１０】したがって、先行技術では、キャパシタン
スと信頼性との兼ね合いが問題となるか、または、キャ
パシタ設計の改良の必要性を生み出すような過剰に複雑
なプロセスを必要とする。

【００１１】

【課題を解決するための手段】本発明は、基板内の反転
領域をキャパシタ電極として使用することにより高キャ
パシタンスを達成する集積回路キャパシタを提供する。
基板は、１×１０¹⁴〜１×１０¹⁷イオン／ｃｍ³の範囲
のドーピングを施した軽度ドープ基板である。基板には
トレンチが形成され、トレンチには、キャパシタの一方
の電極として働く導電材料が形成される。この導電材料
と基板との間には、キャパシタ誘電体層が形成される。
基板内には、誘電体層に隣接して、キャパシタの他方の
電極として働く反転領域が形成される。この反転領域
は、基板内にトレンチ・キャパシタを形成することによ
って形成される。キャパシタの一方の電極として働く導
電材料と分離層との十分な仕事関数差により、基板の表
面が反転し、反転電荷が分離層によって供給される。こ
の反転領域は、キャパシタの他方の電極（反対電極）と
して機能する。

【００１２】したがって、本発明の利点の１つは、複雑
さの低いプロセスで高キャパシタンス、高信頼性のＤＲ
ＡＭ記憶キャパシタを提供できることである。

【００１３】

【発明の実施の形態】本発明の好ましい実施例は、先行
技術の限界を克服するものであり、基板内の反転層をキ
ャパシタ用のプレート反対電極として使用することによ
り集積キャパシタ内で高キャパシタンスを達成する。ノ
ード誘電体が所与の厚さの場合、好ましい実施例の設計
によりキャパシタンスと信頼性が先行技術より高くな
り、プロセスの複雑さが低減される。本発明の好ましい
実施例では、反転領域すなわち反転層をトレンチ・キャ
パシタ用の反対電極として使用する。この反転層は、軽
度ドープ基板内にトレンチ・キャパシタを形成すること
によって作成される。記憶ノード導電材料と分離層との
十分な仕事関数差により、軽度ドープ基板の表面が反転
し、反転電荷が分離層によって供給される。

【００１４】次に図２を参照すると、図２は、本発明の
好ましい実施例による反転ノード・キャパシタ２００の
概略断面図である。図示の実施例は、ＤＲＡＭ部分２０
１で使用するために構成されたトレンチ・キャパシタ２
００である。しかし、当業者であれば、本発明の範囲は
ＤＲＡＭアプリケーションまたはトレンチ・キャパシタ
に限定されないことが分かるだろう。

【００１５】ＤＲＡＭ部分２０１は、Ｐ^-型半導体材料
からなる基板２０２に形成されている。ＤＲＡＭ部分２
０１の一部として、反転ノード・キャパシタ２００がＰ
^-型半導体材料からなる基板２０２に形成されている。
Ｎ型分離層２０４の上にはＰ型ウェル２０６が形成され
ている。Ｐ型ウェル２０６の上部表面にはトランスファ
・デバイス２１０が形成されている。トランスファ・デ
バイス２１０は通常、ＤＲＡＭデバイスで一般的な電界
効果デバイスである。トランスファ・デバイス２１０
は、キャパシタ２００との間で電荷を結合する。トラン
スファ・デバイス２１０は、ゲート２１２と、拡散Ｎ⁺
型領域２１６および２１８とを含む。ゲート２１２は、
通常、図示していないＤＲＡＭデバイス・サポート回路
のワード・アクセス線に結合される。同様に、拡散Ｎ⁺
型領域２１６は、通常、図示していないＤＲＡＭデバイ
ス・サポート回路のビット・アクセス線に結合され、拡
散Ｎ⁺型領域２１８はトランスファ・デバイス２１０を
完成する。動作時にトランスファ・デバイス２１０は、
Ｐ型ウェル２０６内のゲート２１２の下に形成されたチ
ャネル領域によりビット線とキャパシタ２００との間で
データを結合する。

【００１６】Ｎ型分離層を通って基板２０２内へ延びる
深いトレンチ２２０が形成され、深いトレンチ２２０は
拡散Ｎ⁺型領域２１８に隣接している。深いトレンチ２
２０の内部には、反転ノード・キャパシタ２００の一方
の電極として働く記憶ノード２２４が形成されている。
記憶ノード２２４はＮ⁺型ポリシリコンの導電材料を含
むことが好ましい。当然のことながら、相補型デバイス
内のＰ⁺型ポリシリコンなど、他の適当な記憶ノード導
電材料も使用することができる。記憶ノード２２４は、
トレンチの内部全体を覆うことが好ましい薄いキャパシ
タ誘電体層（トレンチ２２０の裏打ちを厚くすることに
よって示されている）によって基板２０２から分離され
る。この薄い誘電体層は、様々な窒化物フィルム（Ｎ
Ｏ、ＯＮＯ、ＮＯＮＯ）など、適当な誘電体を含むこと
ができる。拡散Ｎ⁺型領域２１８と記憶ノード２２４は
導電ストラップ２３０によって接続されている。トレン
チ２２０の上部には、通常、二酸化ケイ素（ＳｉＯ₂）
などの誘電材料から形成される厚い分離カラー２３２が
設けられている。

【００１７】図示の実施例では、記憶ノード２２６を有
する第２の深いトレンチ２２２が隣接キャパシタの一部
として形成されている（隣接キャパシタに接続している
トランスファ・デバイスは図２に示されていない）。隣
接キャパシタはキャパシタ２００とほぼ同一であること
が好ましく、したがって、記憶ノード２２２は記憶ノー
ド２２０とほぼ同一である。

【００１８】このように形成した好ましい実施例は、集
積キャパシタ用の新規の形式の反対電極を提供する。図
３に移行すると、図３は、反転ノード・キャパシタ２０
０の第２の概略断面図である。Ｐ^-型基板２０２にキャ
パシタ２００を形成することにより、記憶ノード２２４
の周囲かつＮ型分離層２０４に隣接して空乏領域３０２
が形成される。同様に、隣接キャパシタの記憶ノード２
２６など、基板２０２内に作成された残りのキャパシタ
の記憶ノードの周囲にも空乏領域３０２が形成される。
記憶ノード２２４付近の空乏領域の内部には、反転領域
３０４が形成されている。同様に、記憶ノード２２６付
近には、反転領域３０５が形成されている。反転領域３
０４は、反転ノード・キャパシタ２００の他方の電極で
あるプレート反対電極として機能する。同様に、反転領
域３０５は隣接キャパシタ用のプレート反対電極として
機能する。好ましい実施例では、すべての反転領域反対
電極はＮ型分離層２０４によりひとまとめに結合され、
ＤＲＡＭキャパシタ用の１つの共通対電極を形成する。

【００１９】反転領域３０４はＮ型分離層に接続され、
したがって、記憶ノード２２４と反転領域３０４の反対
電極との間の電界は、部分的には、Ｎ型分離層と記憶ノ
ード２２４内のＮ⁺型導電材料との仕事関数差によって
決まる。このため、後で例証するように、誘電体が所与
の厚さであり、誘電体内の電界が所与の電界である場
合、キャパシタ内により多くの電荷を記憶できるように
なる。

【００２０】特に、空乏領域３０２は、記憶ノード２２
４の導電材料とＮ型分離層２０４の材料との仕事関数差
と、Ｎ型分離層２０４に対する記憶ノード２２４のバイ
アスと、処理中にキャパシタの誘電体層内に誘導された
電荷との組合せによって形成される。特に、記憶ノード
２２４および２２６とＮ型分離層２０４との間に十分な
仕事関数差または仕事関数／バイアスの複合差が存在す
ると、空乏領域３０２が形成される。その差が十分大き
く、基板が軽度ドープ材である場合、電子（Ｎ型分離層
２０４から流れる）が空乏領域３０２内に流れ込み、反
転領域３０４という負に帯電した層を形成するまで、空
乏層が成長する。反転領域３０４は、キャパシタの誘電
体に隣接し、記憶ノード２２４付近に形成される。

【００２１】しかし、好ましい実施例では、空乏領域３
０２と反転領域３０４は、記憶ノード２２４および２２
６の導電材料とＮ型分離層２０４の材料との仕事関数差
によって形成されると同時に、記憶ノード２２４とＮ型
分離層２０４との間に印加バイアス差がない場合でも絶
縁体またはインタフェース電荷によって形成される。記
憶ノード２２４が高ドープＮ⁺型導電材料を含む場合、
Ｎ型分離層２０４がより低い濃度のＮ型ドープである場
合、および基板が軽度ドープＰ^-型材料である場合は、
Ｎ⁺型記憶ノードとＮ型分離層２０４との間の印加電圧
がゼロであっても、反転が発生する。

【００２２】言い換えると、反転領域のしきい電圧Ｖｔ
はゼロ未満であることが好ましい。しきい電圧Ｖｔは、
反転領域３０４を形成するためにＮ型分離層２０４と相
対的に記憶ノードに印加しなければならない電位であ
る。したがって、反転領域３０４をキャパシタの反対電
極として使用する場合は、記憶ノード２２４とＮ分離層
２０４との間に電位差がほとんどまたはまったく存在し
ないときに反転領域３０４が形成されることが好まし
い。しかし、しきい電圧Ｖｔはゼロをわずかに上回るこ
ともできよう。しきい電圧Ｖｔは、少なくとも部分的に
は、基板２０２の相対ドーピングと、記憶ノードと基板
２０２との間の誘電体層のタイプおよび厚さとによって
決まる。

【００２３】その結果、軽度ドープ基板の表面が反転
し、反転電荷がＮ型分離層２０４によって供給される。
ポリシリコンなどのＮ⁺型材料を含む記憶ノードと軽度
ドープＰ^-型材料を含む基板とを有し、それらの間の非
常に薄い誘電材料を有する好ましい実施例では、外部印
加電位がまったくない、すなわち、しきい電圧Ｖｔがゼ
ロ未満であっても、その構造が「オンになり」、反転領
域３０４を形成する。反転領域３０４は反対電極なの
で、記憶ノード２２４に電荷が追加されると、それに対
応して反転領域３０４内の電荷が増加する。本発明の好
ましい実施例では、反転領域３０４はキャパシタの反対
電極として機能する。

【００２４】しきい電圧Ｖｔがゼロ未満である場合、基
板２０２のドーピングは、１×１０¹⁴〜１×１０¹⁷イオ
ン／ｃｍ³の範囲であることが適当であり、ホウ素をド
ーパントとした場合は１×１０¹⁵〜５×１０¹⁵イオン／
ｃｍ³の範囲であることが好ましい。さらに、記憶ノー
ドのドーピングは、５×１０¹⁹イオン／ｃｍ³を上回る
ことが適当であり、ヒ素またはリンをドーパントとした
場合は１×１０²⁰イオン／ｃｍ³を上回ることが好まし
い。Ｎ型分離層２０４内のイオンのピーク濃度は通常、
１〜５×１０¹⁸イオン／ｃｍ³である。

【００２５】したがって、反転領域３０４は、Ｎ型分離
層２０４が反転電子を供給するトランジスタのようなア
クションによって形成されるので、電界効果トランジス
タ上のソースに類似している。その結果、Ｎ型分離層２
０４は、キャパシタ２００の反転領域３０４の共通反対
電極への配線接続として機能する。Ｎ型分離層２０４は
反転領域３０４の反対電極への接続ならびに電子のソー
スとして機能して反転領域３０４を形成するので、Ｎ型
分離層２０４の導電性は先行技術の設計より重要なもの
になっている。特に、Ｎ型分離層２０４のシート抵抗
は、アクセス遅延が１ナノ秒を超えないようにするため
に１０００オーム／ｓｑと等しいかそれ未満にする必要
がある。したがって、Ｎ型分離層２０４は１×１０¹³〜
２０×１０¹³イオン／ｃｍ²の範囲のドーピング濃度・
レベルを有することが適当である。また、約１０００Ｋ
ｅＶで約５×１０¹³イオン／ｃｍ²でリンを注入するこ
とにより、Ｎ型分離層２０４を形成することが好まし
い。

【００２６】典型的なＤＲＡＭアプリケーションでは、
Ｐ型ウェル２０６には−１ボルトのバイアスをかけ、基
板２０２には０ボルトのバイアスがかけられている。ま
た、Ｎ型分離層も０ボルトのバイアスがかけられ、別々
のバイアスがかけられたこの２通りの領域を分離するよ
うに機能すると同時に、反転領域３０４用の電子のソー
スを提供する。

【００２７】キャパシタによって記憶される全電荷は、
部分的には、基板２０２のドーピング・レベル、したが
って、反転ノードのしきい電圧Ｖｔによって決まる。し
きい電圧Ｖｔがゼロ未満である限り、キャパシタ２００
内のキャパシタンスの量はＰ^-型基板２０２のしきい電
圧Ｖｔによる影響をあまり受けない。

【００２８】分離カラー２３２は、Ｐ型ウェル２０６の
内部に記憶ノード２２４に隣接して反転層が形成される
のを防止するためのスペーサとして機能する。そのよう
に機能しないと、記憶ノード２２４とＮ型分離層２０４
との電位差により、Ｐ型ウェル２０６内に反転層が形成
され、その結果、信号漏れが発生する可能性がある。こ
のため、分離カラー２３２は、ＳｉＯ₂などの比較的厚
い誘電体を含まなければならず、Ｐ型ウェル２０６の底
部より下に伸びていなければならない。しかし、カラー
２３２は、トレンチ周囲の反転層への良好な導通を確保
するためにＮ型分離層２０４の底部より下に伸びていて
はならない。

【００２９】次に図４に移行すると、図４は、Ｐ^-型基
板を有する反転ノード・キャパシタおよびＰ⁺型基板を
有する先行技術の基板プレート・トレンチ・キャパシタ
における記憶電荷（ｆＣ／μｍ²）対最大電界（ｍＶ／
ｃｍ）を示すグラフである。集積キャパシタにおける重
要な設計パラメータの１つは、キャパシタから「１」を
読み取る際にＤＲＡＭセンス・アンプが読み取るために
使用可能なキャパシタ上の記憶電荷量である。典型的な
ＤＲＡＭアプリケーションでは、このアンプが記憶キャ
パシタ上の相対電荷を検出する。典型的な設計では、
「１」と「０」との間の記憶キャパシタ上の典型的な電
圧変動は２ボルトである。したがって、「１」を検出す
るために使用可能な電荷ΔＱ（１）は、通常、以下のよ
うに定義される。

【数１】この場合、Ｃは集積キャパシタのキャパシタンスであ
り、Ｖｄｄ／２はビット線上のプリチャージ電圧であ
る。一般に、より高い信号対雑音比を信号に与えるため
に電荷ΔＱ（１）をできるだけ高くすることが好まし
い。しかし、もう１つの重要な設計パラメータは誘電体
内の電界である。電界が強すぎると、誘電体が早い時期
に劣化するか、あるいは破壊する可能性がある。図４に
よれば、Ｐ^-型基板（１．５×１０¹⁵イオン／ｃｍ³）を
有する好ましい実施例のキャパシタは、所与の厚さの誘
電体の場合に、より小さな電界で、先行技術のＰ⁺型基
板（１．５×１０¹⁹イオン／ｃｍ³）より大きい電荷記
憶を達成することができる。したがって、好ましい実施
例のキャパシタは、先行技術の設計と比較してサイズを
さらに縮小しながら、依然として十分な電荷記憶容量と
信頼性を維持することができる。Ｐ^-型基板が反転する
ので、キャパシタ内の誘電体電界は（反転層３０４を介
して）Ｎ分離層２０４と出合い、Ｐ⁺型基板に比べ、Ｎ⁺
記憶ノードに対する仕事関数差がより小さくなる。特
に、Ｎ型分離層２０４に対するＰ⁺型基板の仕事関数差
が１Ｖ程度大きくなるので、Ｐ⁺型基板キャパシタの方
が誘電体電界が高くなる。

【００３０】したがって、本発明の好ましい実施例は、
先行技術の限界を克服する、改良されたキャパシタ構造
を提供する。特に、プレート反対電極は先行技術の設計
のように基板そのものではなく反転領域３０４になって
いるので、所与の信頼性の場合にキャパシタンスの増加
と許容度の改善が達成される。

【００３１】したがって、好ましい実施例は、漏れ電流
が減少し、キャパシタンスが増加した集積キャパシタ設
計の改良を提供する。トレンチ設計を有する好ましい実
施例に関連して本発明を具体的に図示し説明してきた
が、当業者であれば、本発明の精神および範囲を逸脱せ
ずに形式および細部において様々な変更が可能であるこ
とが分かるだろう。

【００３２】たとえば、Ｐ^-型基板とＮ型分離層とＮ⁺型
記憶ノードに関連して好ましい実施例を説明してきた
が、この設計は相補型のケースにも同様に適用可能であ
る。具体的には、相補型のケースでは、Ｎ^-型基板とＰ
型分離層とＰ⁺型記憶ノードを使用する。この実施例の
ドーピング・レベルは好ましいＰ^-型基板設計のものを
反映するはずである。この実施例では、Ｐ型分離層が正
孔を供給し、それがＮ^-型基板内に反転層を形成する。

【００３３】また、ＤＲＡＭシステムで使用するための
キャパシタに関して好ましい実施例を説明してきたが、
高キャパシタンス、高信頼性、プロセスの複雑さの低下
を必要とするような他の集積キャパシタ・アプリケーシ
ョンにもこの反転ノード・キャパシタを使用することが
できる。

【図面の簡単な説明】

【図１】先行技術のトレンチ・キャパシタの概略断面図
である。

【図２】本発明の好ましい実施例による反転ノード・キ
ャパシタの概略断面図である。

【図３】本発明の好ましい実施例による反転ノード・キ
ャパシタの第２の概略断面図であり、空乏および反転領
域を示す図である。

【図４】Ｐ^-型基板を有する反転ノード・キャパシタと
Ｐ⁺型基板を有する先行技術の基板プレート・トレンチ
・キャパシタとのＭＶ／ｃｍ単位の最大電界対格納電荷
を示すグラフである。

【符号の説明】

２００反転ノード・キャパシタ、トレンチ・キャパシ
タ２０１ＤＲＡＭ部分２０２基板２０４Ｎ型分離層２０６Ｐ型ウェル２１０トランスファ・デバイス２１２ゲート２１６拡散Ｎ⁺型領域２１８拡散Ｎ⁺型領域２２０深いトレンチ２２２第２の深いトレンチ２２４記憶ノード２２６記憶ノード２３０導電ストラップ２３２分離カラー

───────────────────────────────────────────────────── フロントページの続き (73)特許権者 591209109 シーメンス・アクチェンゲゼルシャフトＳＩＥＭＥＮＳＡＫＴＩＥＮＧＥＳＥＬＬＳＣＨＡＦＴドイツ連邦共和国、80333 ミュンヘン、ヴィッテルズバッハ・プラッツ２ (72)発明者ヨハン・アルスマイナーアメリカ合衆国12590 ニューヨーク州ワッピンガーズ・フォールズマーリン・ドライブ４ (72)発明者ジャック・アラン・マンデルマンアメリカ合衆国12582 ニューヨーク州ストームビルジャミー・レーン５ (72)発明者ジェームズ・アンソニー・オネイルアメリカ合衆国10956 ニューヨーク州ニュー・シティーシェトランド・ドライブ 76 (72)発明者クリストファー・パークスアメリカ合衆国12508 ニューヨーク州ビーコンマッキン・アベニュー 12 (72)発明者ポール・クリスチャン・パリーズアメリカ合衆国12590 ニューヨーク州ワッピンガーズ・フォールズタングルウッド・ドライブ 32 (56)参考文献特開平５−190795（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8242 H01L 21/822 H01L 27/04 H01L 27/108

Claims

(57)【特許請求の範囲】

【請求項１】ａ）１×１０¹⁴〜１×１０¹⁷イオン／ｃｍ
³の範囲のドーピングを施した基板と、ｂ）前記基板内に延びるトレンチに形成された、キャパ
シタの一方の電極として働く導電材料と、ｃ）前記導電材料と前記基板との間に形成されたキャパ
シタ誘電体層と、ｄ）前記誘電体層に隣接して前記基板内に形成された、
キャパシタの他方の電極として働く反転領域と、ｅ）前記基板の上部に前記反転領域と接して存在し、前
記反転領域に電荷キャリヤを供給する分離層とを含むこ
とを特徴とする、集積回路キャパシタ。
【請求項２】前記導電材料が５×１０¹⁹イオン／ｃｍ³
を上回るドーピングを施した半導体材料を含むことを特
徴とする、請求項１に記載のキャパシタ。
【請求項３】前記分離層が、ドーピング濃度１×１０¹³
〜２０×１０¹³イオン／ｃｍ²の範囲のＮ型半導体材料
を含み、前記反転領域に供給される電荷キャリヤが電子
からなることを特徴とする、請求項１に記載のキャパシ
タ。
【請求項４】前記分離層が、ドーピング濃度１×１０¹³
〜２０×１０¹³イオン／ｃｍ²の範囲のＰ型半導体材料
を含み、前記反転領域に供給される電荷キャリアが正孔
からなることを特徴とする、請求項１に記載のキャパシ
タ。
【請求項５】ａ）Ｐ^-型基板と、ｂ）前記Ｐ^-型基板に隣接するＮ型分離層と、ｃ）前記Ｎ型分離層を通って前記Ｐ^-型基板内に延びる
トレンチに形成された、キャパシタの一方の電極として
働くＮ⁺型半導体材料と、ｄ）前記Ｎ⁺型半導体材料と前記基板との間に形成され
たキャパシタ誘電体層と、ｅ）前記誘電体層に隣接し、かつ前記Ｎ型分離層と接し
て前記基板内に形成され、前記Ｎ型分離層から電荷キャ
リヤを供給される、キャパシタの他方の電極として働く
反転領域とを含むことを特徴とする、集積回路キャパシ
タ。
【請求項６】ａ）Ｎ^-型基板と、ｂ）前記Ｎ^-型基板に隣接するＰ型分離層と、ｃ）前記Ｐ型分離層を通って前記Ｎ^-型基板内に延びる
トレンチに形成された、キャパシタの一方の電極として
働くＰ⁺型半導体材料と、ｄ）前記Ｎ⁺型半導体材料と前記基板との間に形成され
たキャパシタ誘電体層と、ｅ）前記誘電体層に隣接し、前記Ｐ型分離層と接して前
記基板内に形成され、前記Ｐ型分離層から電荷キャリヤ
を供給される、キャパシタの他方の電極として働く反転
領域とを含むことを特徴とする、集積回路キャパシタ。