JPH11186468A - 半導体装置 - Google Patents

半導体装置

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JPH11186468A
JPH11186468A JP9352829A JP35282997A JPH11186468A JP H11186468 A JPH11186468 A JP H11186468A JP 9352829 A JP9352829 A JP 9352829A JP 35282997 A JP35282997 A JP 35282997A JP H11186468 A JPH11186468 A JP H11186468A
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semiconductor element
resist film
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Oki Electric Industry Co Ltd
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Abstract

(57)【要約】 【目的】 半導体素子が搭載された基材を樹脂にて封止
するパッケージにおいて、基材と封止樹脂との密着強度
を高め、剥離を生じないパッケージを提供すること。 【構成】 基材１上に導体パターン３を形成し、この基
材１上に、基材１の周辺部を露出させた状態でソルダー
レジスト６を塗布する。このソルダーレジスト６上に接
着剤により半導体素子８を固定する。封止樹脂は、基材
１の周囲のソルダーレジストから露出している部分を含
む基材１上を封止する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体素子の搭載さ
れるパッケージ、特に、基材上に搭載された半導体素子
を樹脂封止する半導体装置に関する。
【０００２】
【従来の技術】従来このような分野の技術としては、導
体回路がその表面に形成された基材上にソルダーレジス
トを導体回路の一部を露出させて形成し、このソルダー
レジスト上に接着剤により半導体素子を固定し、この導
体回路の露出した部分と半導体素子の電極とを接続し、
樹脂にて封止する技術がある。
【０００３】
【発明が解決しようとする課題】しかしながら、上記し
た従来の半導体装置では、基材上にソルダーレジストを
形成しており、このソルダーレジストは、樹脂との密着
性が悪いため、封止樹脂の剥離という問題があった。
【０００４】本発明は、上記問題を解決し、基材と封止
樹脂との間の剥離を抑制することを目的とする。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、本発明では、半導体装置において、導体回路がその
表面に形成された基材と、基材の周辺部および導体回路
の一部を露出した状態でこの基材を覆うレジスト膜と、
基材上に搭載され、導体回路の露出した部分とその電極
が接続された半導体素子と、半導体素子を基材のレジス
ト膜から露出した部分を含む領域で封止する封止体とを
備えた構成としたものである。
【０００６】
【発明の実施の形態】以下、本発明の実施例について図
面を参照しながら説明する。図１（ａ）〜（ｂ）は本発
明の第１実施形態を説明する図であり、図１（ａ）は平
面図、図１（ｂ）は図１（ａ）のＡ−Ａ’線で切断した
断面図である。
【０００７】第１の実施形態では、まず、ガラスエポキ
シ材からなる基材１を準備する。この基材１は、裏面に
外部と接続する外部端子２と、表面に導体パターン３と
が形成されており、外部端子２と導体パターン３とはバ
イヤホール４により接続されている。この基材１上には
絶縁性樹脂のレジスト層としてソルダーレジスト６が塗
布されている。ここで、ソルダーレジスト６は、導体パ
ターン３の半導体素子と接続される電極５の部分および
基材１の周囲を露出させた状態で半導体素子８を搭載す
る部分に塗布される。塗布する領域としては、半導体素
子８とほぼ同じ面積に塗布する。塗布の方法としては、
例えば基材上に配置されたマスクを介してレジストを塗
布する印刷方式や、基材全面にレジストを塗布した後に
不要部分を露光現像して除去する露光方式等の公知の方
法により行う。
【０００８】つぎに、塗布されたソルダーレジスト６上
に接着剤７により半導体素子８を固定する。接着剤とし
ては、銀ペーストやエポキシ材等が好ましく、また、接
着テープを用いてもよい。
【０００９】次に半導体素子８上の電極９と、導体パタ
ーンの電極５とを公知のワイヤボンディング法を用いて
金属細線１０により接続する。
【００１０】その後、この半導体素子８、金属細線１０
を含む基材１を樹脂１１にて封止する。封止は、公知の
ポッティングやトランスファーモールドにより行う。
【００１１】この時、封止する樹脂は、基材１の露出部
分１２で直接基材１に接しているため、ソルダーレジス
ト６が周辺に塗布されている場合に比べて密着強度が高
く、封止樹脂１１と基材１との間で樹脂の剥離が起こり
にくくなる。
【００１２】また、図２に示すように、基材１の周辺部
分に凹凸を設けてもよい。この場合、導体パターン３上
にソルダーレジスト６を形成した後に、基材１の周囲に
ドリル加工することにより0.1mm以上の凹凸を形成す
る。
【００１３】このように基材１の周囲に凹凸を設けるこ
とにより、基材１と封止樹脂１１との接着面積が増え、
強固に基材と封止樹脂とを接着することができ、さらに
剥離がおきにくくなる。
【００１４】次に、本願発明の第２の実施形態を図３
（ａ）〜（ｂ）を用いて説明する。図３（ａ）は平面
図、図３（ｂ）は図３（ａ）のＡ−Ａ’線で切断した断
面図である。また、同一の構成には同一の符号を付し、
その説明を省略する。
【００１５】第２の実施形態では、第１の実施形態にお
ける接着剤を半導体素子８裏面全面ではなく、部分的に
形成している。ここで、部分的に形成された接着剤１３
は、接着剤１３間である半導体素子８裏面にも樹脂１１
が回り込むように、直径約0.5mmで、互いに1.5〜2mmく
らいの間隔をあけて、所定の高さ約30μｍとなるように
形成されている。また、この接着剤１３は、所定サイズ
のノズルから吐出することによって、部分的に設けるこ
とができる。
【００１６】また、この実施例では、接着剤１３を用い
た例を説明したが、接着剤に代えて予めシート状に固め
られたシート状接着剤を用いてもよい。シート状接着剤
を用いた場合は、それぞれのシート状接着剤の厚が一定
となるため、半導体素子８の傾きをなくすことができ、
半導体素子８の厚さ方向のばらつきが低減される。
【００１７】次に、本願発明の第３の実施形態を図４
（ａ）〜（ｂ）を用いて説明する。図４（ａ）は平面
図、図４（ｂ）は図４（ａ）のＡ−Ａ’線で切断した断
面図である。また、同一の構成には同一の符号を付し、
その説明を省略する。
【００１８】第３の実施形態では、第１の実施例と同様
の基材１を準備し、この基材１上に絶縁性樹脂のレジス
と層としてソルダーレジストを塗布する。ここで、ソル
ダーレジスト１５は、導体パターン３の半導体素子と接
続される電極５の部分を露出させた状態で基材１表面に
第１の実施形態と同様の方法で塗布する。
【００１９】つぎに、ソルダーレジスト１５の表面をエ
ッチングまたはドリル加工することによりソルダーレジ
スト１５表面を凹凸を設ける。この時の凹凸の粗さは、
0.1mm以上が好ましい。
【００２０】その後、第１の実施の形態と同様に、半導
体素子８をソルダーレジスト１５上に固定し、半導体素
子８状の電極９と、導体パターンの電極５とを公知のワ
イヤボンディング法を用いて金属細線１０により接続
し、この半導体素子８、金属細線１０を含む基材１を樹
脂にて封止する。この時、封止する樹脂は、ソルダーレ
ジストの表面に形成された凹凸を含む領域に形成される
ため、封止体１１との接着面積が増え、剥離が起こりに
くくなる。また、封止樹脂には、フィラーと呼ばれる粒
子が含まれており、この粒径が一般的には0.5〜0.75mm
である。このため、凹凸の粗さをこの粒径よりも大きな
0.1mm以上とすることにより、フィラーがソルダレジス
トの凹凸に入り込み、より一層接着強度が向上する。
【００２１】次に、本願発明の第４の実施形態を図５
（ａ）〜（ｂ）を用いて説明する。図５（ａ）は平面
図、図５（ｂ）は図５（ａ）のＡ−Ａ’線で切断した断
面図である。また、同一の構成には同一の符号を付し、
その説明を省略する。
【００２２】第４の実施形態では、基材１の端部を露出
させてソルダーレジスト１７を形成する。また、基材１
の端部には、その辺に沿って封止体に含まれるフィラー
の粒径よりも深い、例えば深さ0.1mm以上の複数のザグ
リ部１８が設けられている。
【００２３】第４の実施形態ではこのザグリ部１８を設
けたことにより、封止体１１と基材１との接着面積が広
くなり、剥離が起こりにくくなる。このザグリ部は、例
えば図６（ａ）、（ｂ）に示すように円形でも良く、ま
た、基材１裏面まで貫通させるような形状の貫通穴１９
としてもよい。ザグリ部の形状を円形とする場合は、直
径約0.3mm程度が好ましい。
【００２４】次に、本願発明の第５の実施形態を図７
（ａ）〜（ｃ）を用いて説明する。図７（ａ）は平面
図、図７（ｂ）は図７（ａ）のＡ−Ａ’線で切断した断
面図、図７（ｃ）は個片に分割後の半導体装置を示す図
である。また、同一の構成には同一の符号を付し、その
説明を省略する。
【００２５】第５の実施形態では、基材１上に所定間隔
をあけてＩＣチップ８を搭載する。この際、半導体素子
８の下には導電パターン３、ソルダーレジスト６が形成
されている。次に、このような基材１の半導体素子８間
に0.1mm以上の深さのザグリ部２０を形成する。ザグリ
部２０を形成した後に、半導体素子８を含む基材表面全
面を樹脂からなる封止体１１にて封止し、ザグリ部２０
を形成した部分を切断し、個片の半導体装置を得る。
【００２６】このように、ザグリ部２０の部分で基材１
を切断することにより、もっとも剥がれやすい半導体装
置周辺部の接着面積を増やすことができ、封止体１１と
基材１との剥離がおきにくくなる。
【００２７】次に、本願発明の第６の実施形態を図８
（ａ）〜（ｂ）を用いて説明する。図８（ａ）は平面
図、図８（ｂ）は図８（ａ）のＡ−Ａ’線で切断した断
面図である。また、同一の構成には同一の符号を付し、
その説明を省略する。
【００２８】第６の実施形態では、基材１上に形成され
た導体パターン３上のみにソルダーレジスト２１を形成
する構成としている。このため、基材１の各導体パター
ン間の部分もソルダーレジストから露出するので、封止
樹脂１１と基材１との接着強度はより向上する。また、
導体パターン３は、半導体素子と接続する部分５を除い
てソルダーレジスト２１に覆われているので、異物など
によるパターン間のショートなどの不具合もない。
【００２９】
【発明の効果】本発明に係る半導体装置によれば、封止
体と基材との間にソルダーレジスト非形成領域、凹凸面
あるいはザグリ部を設けることにより、封止体と基材と
の間が強固に接着され、これらの剥離を抑制できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す平面図および断
面図である。
【図２】本発明の第１の実施形態の変形例を示す図であ
る。
【図３】本発明の第２の実施形態を示す平面図および断
面図である。
【図４】本発明の第３の実施形態を示す平面図および断
面図である。
【図５】本発明の第４の実施形態を示す平面図および断
面図である。
【図６】本発明の第４の実施形態の変形例を示す平面図
および断面図である。
【図７】本発明の第５の実施形態を示す平面図および断
面図である。
【図８】本発明の第６の実施形態を示す平面図および断
面図である。
【符号の説明】
１ 基材 ２ 外部端子 ３ 導体パターン ４ バイヤホール ５ 電極 ６ ソルダーレジスト ７ 接着剤 ８ 半導体素子 ９ 電極 １０ 金属細線 １１ 封止樹脂 １２ 基材露出部 １３ 接着剤 １８ ザグリ部 １９ 貫通穴

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 導体回路がその表面に形成された基材
    と、 前記基材の周辺部および前記導体回路の一部を露出した
    状態でこの基材を覆うレジスト膜と、 前記基材上に搭載され、前記導体回路の前記露出した部
    分とその電極が接続された半導体素子と、 前記半導体素子を前記基材の前記レジスト膜から露出し
    た部分を含む領域で封止する封止体と、 を含むことを特徴とする半導体装置。
  2. 【請求項２】 請求項１項記載の半導体装置において、
    前記基材はさらにこの基材の表裏を貫通する貫通孔と、
    裏面に形成された外部電極とを有し、前記導体回路と前
    記外部電極とが前記バイヤホールを介して接続されてい
    ることを特徴とする。
  3. 【請求項３】 請求項１項記載の半導体装置において、
    前記レジスト膜は前記半導体素子と略同形状であること
    を特徴とする。
  4. 【請求項４】 請求項１項記載の半導体装置において、
    前記半導体素子は、前記レジスト膜上に接着剤を介して
    固着されていることを特徴とする。
  5. 【請求項５】 請求項４項記載の半導体装置において、
    前記接着剤は、前記半導体素子と前記レジスト膜との間
    に部分的に複数箇所設けられ、これら接着剤間に前記封
    止体が充填されていることを特徴とする。
  6. 【請求項６】 請求項４項あるいは５項記載の半導体装
    置において、前記接着剤は、シート状接着剤であること
    を特徴とする。
  7. 【請求項７】 請求項１項記載の半導体装置において、
    前記レジスト膜から露出している前記基材の周辺部に凹
    凸が設けられ、前記封止体はこの凹凸を含む領域で形成
    されていることを特徴とする。
  8. 【請求項８】 請求項１項記載の半導体装置において、
    前記レジスト膜から露出している前記基材の周辺部に複
    数の凹部が設けられ、前記封止体はこの複数の凹部を含
    む領域で形成されていることを特徴とする。
  9. 【請求項９】 導体回路がその表面に形成された基材
    と、 前記導体回路の一部を露出した状態でこの基材を覆うレ
    ジスト膜であって、前記基材の周辺部において凹凸部を
    備える前記レジスト膜と、 前記基材上に搭載され、前記導体回路の前記露出した部
    分とその電極が接続された半導体素子と、 前記半導体素子を前記レジスト膜の前記凹凸部を含む領
    域で封止する封止体と、 を含むことを特徴とする半導体装置。
  10. 【請求項１０】 導体回路がその表面に形成され、その
    端部に開孔部を有する基材と、 前記導体回路の一部を露出した状態でこの基材を覆うレ
    ジスト膜と、 前記基材上に搭載され、前記導体回路の前記露出した部
    分とその電極が接続された半導体素子と、 前記半導体素子を前記基材の前記開孔部を含む領域で封
    止する封止体と、を含むことを特徴とする半導体装置。
  11. 【請求項１１】 請求項１０項記載の半導体装置におい
    て、前記基材は略矩形形状をなし、前記開孔部は、前記
    基材の辺に沿って複数設けられていることを特徴とす
    る。
  12. 【請求項１２】 請求項１０項記載の半導体装置におい
    て、前記基材は略矩形形状をなし、前記開孔部は、前記
    基材の辺に沿って連続的に設けられていることを特徴と
    する。
  13. 【請求項１３】 導体回路がその表面に形成された基材
    と、 前記導体回路間およびこの導体回路の一部を露出させて
    この導体回路を覆うレジスト膜と、 前記基材上に搭載され、前記導体回路の前記露出した部
    分とその電極が接続された半導体素子と、 前記半導体素子を前記基材の前記レジスト膜から露出し
    た部分を含む領域で封止する封止体と、 を含むことを特徴とする半導体装置。
  14. 【請求項１４】 請求項１項または１３項記載の半導体
    装置において、前記導体回路は前記基材の表裏面を貫通
    する貫通孔を介してこの基材の裏面に形成された外部電
    極と接続され、 前記貫通孔上に前記半導体素子が配置されることを特徴
    とする半導体装置。
  15. 【請求項１５】 請求項７項または９項に記載の半導体
    装置における前記凹凸の凸部間の間隔は前記封止体に含
    まれる粒子の粒径よりも大きいことを特徴とする半導体
    装置。
  16. 【請求項１６】 請求項８項記載の半導体装置におい
    て、前記凹部の大きさは、前記封止体に含まれる粒子の
    粒径よりも大きいことを特徴とする半導体装置。
  17. 【請求項１７】 請求項１０項記載の半導体装置におい
    て、前記開孔部の大きさは、前記封止体に含まれる粒子
    の粒径よりも大きいことを特徴とする半導体装置。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002368154A (ja) * 2001-06-04 2002-12-20 New Japan Radio Co Ltd チップサイズパッケージ
JP2006313802A (ja) * 2005-05-09 2006-11-16 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US7479705B2 (en) 2003-08-28 2009-01-20 Renesas Technology Corp. Semiconductor device
JP2012073233A (ja) * 2010-08-31 2012-04-12 Mitsumi Electric Co Ltd センサ装置及び半導体センサ素子の実装方法
USRE45931E1 (en) 1999-11-29 2016-03-15 Renesas Electronics Corporation Method of manufacturing a semiconductor device
WO2020100947A1 (ja) * 2018-11-15 2020-05-22 ローム株式会社 半導体装置

Families Citing this family (80)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3619523B2 (ja) * 1996-12-04 2005-02-09 株式会社ルネサステクノロジ 半導体装置
US6492719B2 (en) 1999-07-30 2002-12-10 Hitachi, Ltd. Semiconductor device
US6143981A (en) 1998-06-24 2000-11-07 Amkor Technology, Inc. Plastic integrated circuit package and method and leadframe for making the package
US6404061B1 (en) * 1999-02-26 2002-06-11 Rohm Co., Ltd. Semiconductor device and semiconductor chip
US6288905B1 (en) * 1999-04-15 2001-09-11 Amerasia International Technology Inc. Contact module, as for a smart card, and method for making same
US6359334B1 (en) * 1999-06-08 2002-03-19 Micron Technology, Inc. Thermally conductive adhesive tape for semiconductor devices and method using the same
US6774480B1 (en) 1999-07-30 2004-08-10 Micron Technology, Inc. Method and structure for manufacturing improved yield semiconductor packaged devices
JP3752949B2 (ja) * 2000-02-28 2006-03-08 日立化成工業株式会社 配線基板及び半導体装置
JP2001358250A (ja) * 2000-06-12 2001-12-26 Nec Corp 半導体装置
JP3916854B2 (ja) * 2000-06-28 2007-05-23 シャープ株式会社 配線基板、半導体装置およびパッケージスタック半導体装置
US6903270B1 (en) * 2000-08-11 2005-06-07 Skyworks Solutions, Inc. Method and structure for securing a mold compound to a printed circuit board
JP3874062B2 (ja) * 2000-09-05 2007-01-31 セイコーエプソン株式会社 半導体装置
KR100369393B1 (ko) 2001-03-27 2003-02-05 앰코 테크놀로지 코리아 주식회사 리드프레임 및 이를 이용한 반도체패키지와 그 제조 방법
DE10227059A1 (de) 2002-06-17 2004-01-15 Infineon Technologies Ag Verpackung für Halbleiter-Bauelemente und Verfahren zum Herstellen derselben
JP4166065B2 (ja) * 2002-09-27 2008-10-15 三洋電機株式会社 回路装置の製造方法
KR100505665B1 (ko) * 2003-01-14 2005-08-03 삼성전자주식회사 테스트용 패드가 이면에 형성된 테이프 패키지 및 그검사방법
US20060057694A1 (en) * 2003-01-29 2006-03-16 Thomas Kenneth A Jr Rat receptor tyrosine knase, kdr
JP2004335710A (ja) * 2003-05-07 2004-11-25 Sanyo Electric Co Ltd 半導体装置およびその製造方法
US20050011672A1 (en) * 2003-07-17 2005-01-20 Alawani Ashish D. Overmolded MCM with increased surface mount component reliability
JP2005129904A (ja) * 2003-09-29 2005-05-19 Sanyo Electric Co Ltd 半導体装置およびその製造方法
US8084866B2 (en) 2003-12-10 2011-12-27 Micron Technology, Inc. Microelectronic devices and methods for filling vias in microelectronic devices
US7091124B2 (en) 2003-11-13 2006-08-15 Micron Technology, Inc. Methods for forming vias in microelectronic devices, and methods for packaging microelectronic devices
US20050247894A1 (en) 2004-05-05 2005-11-10 Watkins Charles M Systems and methods for forming apertures in microfeature workpieces
US7232754B2 (en) * 2004-06-29 2007-06-19 Micron Technology, Inc. Microelectronic devices and methods for forming interconnects in microelectronic devices
US7632747B2 (en) * 2004-08-19 2009-12-15 Micron Technology, Inc. Conductive structures for microfeature devices and methods for fabricating microfeature devices
US7425499B2 (en) 2004-08-24 2008-09-16 Micron Technology, Inc. Methods for forming interconnects in vias and microelectronic workpieces including such interconnects
SG120200A1 (en) 2004-08-27 2006-03-28 Micron Technology Inc Slanted vias for electrical circuits on circuit boards and other substrates
US7300857B2 (en) 2004-09-02 2007-11-27 Micron Technology, Inc. Through-wafer interconnects for photoimager and memory wafers
US7271482B2 (en) 2004-12-30 2007-09-18 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
US7795134B2 (en) 2005-06-28 2010-09-14 Micron Technology, Inc. Conductive interconnect structures and formation methods using supercritical fluids
US7262134B2 (en) 2005-09-01 2007-08-28 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
US7863187B2 (en) 2005-09-01 2011-01-04 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
US7507603B1 (en) 2005-12-02 2009-03-24 Amkor Technology, Inc. Etch singulated semiconductor package
JP4654942B2 (ja) * 2006-02-28 2011-03-23 ミネベア株式会社 面状照明装置
JP2007294488A (ja) * 2006-04-20 2007-11-08 Shinko Electric Ind Co Ltd 半導体装置、電子部品、及び半導体装置の製造方法
US7749899B2 (en) 2006-06-01 2010-07-06 Micron Technology, Inc. Microelectronic workpieces and methods and systems for forming interconnects in microelectronic workpieces
US7968998B1 (en) 2006-06-21 2011-06-28 Amkor Technology, Inc. Side leaded, bottom exposed pad and bottom exposed lead fusion quad flat semiconductor package
US7629249B2 (en) 2006-08-28 2009-12-08 Micron Technology, Inc. Microfeature workpieces having conductive interconnect structures formed by chemically reactive processes, and associated systems and methods
US7902643B2 (en) 2006-08-31 2011-03-08 Micron Technology, Inc. Microfeature workpieces having interconnects and conductive backplanes, and associated systems and methods
JP4963989B2 (ja) * 2007-03-08 2012-06-27 パナソニック株式会社 半導体素子搭載用基板およびその製造方法
US7977774B2 (en) 2007-07-10 2011-07-12 Amkor Technology, Inc. Fusion quad flat semiconductor package
SG150410A1 (en) 2007-08-31 2009-03-30 Micron Technology Inc Partitioned through-layer via and associated systems and methods
US7884015B2 (en) 2007-12-06 2011-02-08 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
US7956453B1 (en) 2008-01-16 2011-06-07 Amkor Technology, Inc. Semiconductor package with patterning layer and method of making same
US7723852B1 (en) 2008-01-21 2010-05-25 Amkor Technology, Inc. Stacked semiconductor package and method of making same
US8067821B1 (en) 2008-04-10 2011-11-29 Amkor Technology, Inc. Flat semiconductor package with half package molding
US7768135B1 (en) 2008-04-17 2010-08-03 Amkor Technology, Inc. Semiconductor package with fast power-up cycle and method of making same
US7808084B1 (en) 2008-05-06 2010-10-05 Amkor Technology, Inc. Semiconductor package with half-etched locking features
WO2009136495A1 (ja) * 2008-05-09 2009-11-12 国立大学法人九州工業大学 チップサイズ両面接続パッケージ及びその製造方法
US8125064B1 (en) 2008-07-28 2012-02-28 Amkor Technology, Inc. Increased I/O semiconductor package and method of making same
US8184453B1 (en) 2008-07-31 2012-05-22 Amkor Technology, Inc. Increased capacity semiconductor package
US7847392B1 (en) 2008-09-30 2010-12-07 Amkor Technology, Inc. Semiconductor device including leadframe with increased I/O
US7989933B1 (en) 2008-10-06 2011-08-02 Amkor Technology, Inc. Increased I/O leadframe and semiconductor device including same
US8008758B1 (en) 2008-10-27 2011-08-30 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe
US7718471B1 (en) * 2008-11-12 2010-05-18 White Electronic Designs Corporation Method and apparatus for stacked die package with insulated wire bonds
DE102008057174A1 (de) * 2008-11-13 2010-05-20 Osram Opto Semiconductors Gmbh Oberflächenmontierbare Vorrichtung
US8089145B1 (en) 2008-11-17 2012-01-03 Amkor Technology, Inc. Semiconductor device including increased capacity leadframe
US8072050B1 (en) 2008-11-18 2011-12-06 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe including passive device
US7875963B1 (en) 2008-11-21 2011-01-25 Amkor Technology, Inc. Semiconductor device including leadframe having power bars and increased I/O
US7982298B1 (en) 2008-12-03 2011-07-19 Amkor Technology, Inc. Package in package semiconductor device
US8487420B1 (en) 2008-12-08 2013-07-16 Amkor Technology, Inc. Package in package semiconductor device with film over wire
US20170117214A1 (en) 2009-01-05 2017-04-27 Amkor Technology, Inc. Semiconductor device with through-mold via
US8680656B1 (en) 2009-01-05 2014-03-25 Amkor Technology, Inc. Leadframe structure for concentrated photovoltaic receiver package
US8058715B1 (en) 2009-01-09 2011-11-15 Amkor Technology, Inc. Package in package device for RF transceiver module
US8026589B1 (en) 2009-02-23 2011-09-27 Amkor Technology, Inc. Reduced profile stackable semiconductor package
US7960818B1 (en) 2009-03-04 2011-06-14 Amkor Technology, Inc. Conformal shield on punch QFN semiconductor package
US8575742B1 (en) 2009-04-06 2013-11-05 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe including power bars
US8407890B2 (en) * 2010-01-25 2013-04-02 Freescale Semiconductor Inc. Method of manufacting an electronic device module with integrated antenna structure
TWI557183B (zh) 2015-12-16 2016-11-11 財團法人工業技術研究院 矽氧烷組成物、以及包含其之光電裝置
US8648450B1 (en) 2011-01-27 2014-02-11 Amkor Technology, Inc. Semiconductor device including leadframe with a combination of leads and lands
US9704725B1 (en) 2012-03-06 2017-07-11 Amkor Technology, Inc. Semiconductor device with leadframe configured to facilitate reduced burr formation
US9245868B2 (en) * 2012-06-27 2016-01-26 Infineon Technologies Ag Method for manufacturing a chip package
US9087777B2 (en) * 2013-03-14 2015-07-21 United Test And Assembly Center Ltd. Semiconductor packages and methods of packaging semiconductor devices
KR101486790B1 (ko) 2013-05-02 2015-01-28 앰코 테크놀로지 코리아 주식회사 강성보강부를 갖는 마이크로 리드프레임
KR101563911B1 (ko) 2013-10-24 2015-10-28 앰코 테크놀로지 코리아 주식회사 반도체 패키지
US9673122B2 (en) 2014-05-02 2017-06-06 Amkor Technology, Inc. Micro lead frame structure having reinforcing portions and method
US10181447B2 (en) 2017-04-21 2019-01-15 Invensas Corporation 3D-interconnect
US10522610B2 (en) * 2018-04-03 2019-12-31 Huizhou China Star Optoelectronics Technology Co., Ltd. Display device with hemispherical particles on chip-on-film surface, and manufacturing method thereof
CN108614371B (zh) * 2018-04-03 2021-07-27 惠州市华星光电技术有限公司 显示装置及其制造方法
FR3111471B1 (fr) * 2020-06-15 2022-10-28 St Microelectronics Grenoble 2 Substrat de support pour circuit intégré, dispositif électronique, et procédés de production et de conditionnement correspondants.

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03257951A (ja) * 1990-03-08 1991-11-18 Fujitsu Ltd ベアチップ封止構造
JPH0497550A (ja) * 1990-08-14 1992-03-30 Matsushita Electric Works Ltd 半導体チップの封止構造
US5399903A (en) * 1990-08-15 1995-03-21 Lsi Logic Corporation Semiconductor device having an universal die size inner lead layout
US5334857A (en) * 1992-04-06 1994-08-02 Motorola, Inc. Semiconductor device with test-only contacts and method for making the same
US5285352A (en) * 1992-07-15 1994-02-08 Motorola, Inc. Pad array semiconductor device with thermal conductor and process for making the same
US5592025A (en) * 1992-08-06 1997-01-07 Motorola, Inc. Pad array semiconductor device
JPH0685132A (ja) * 1992-09-07 1994-03-25 Mitsubishi Electric Corp 半導体装置
US5612576A (en) * 1992-10-13 1997-03-18 Motorola Self-opening vent hole in an overmolded semiconductor device
US5455456A (en) * 1993-09-15 1995-10-03 Lsi Logic Corporation Integrated circuit package lid
JPH07169872A (ja) * 1993-12-13 1995-07-04 Fujitsu Ltd 半導体装置及びその製造方法
TW368745B (en) * 1994-08-15 1999-09-01 Citizen Watch Co Ltd Semiconductor device with IC chip highly secured
AU4194796A (en) * 1994-10-12 1996-05-06 Js Research And Development, Inc. Hand-held gap and contour measuring gauge
US5581122A (en) * 1994-10-25 1996-12-03 Industrial Technology Research Institute Packaging assembly with consolidated common voltage connections for integrated circuits
JP2679681B2 (ja) * 1995-04-28 1997-11-19 日本電気株式会社 半導体装置、半導体装置用パッケージ及びその製造方法
US5821608A (en) * 1995-09-08 1998-10-13 Tessera, Inc. Laterally situated stress/strain relieving lead for a semiconductor chip package
JP3292798B2 (ja) * 1995-10-04 2002-06-17 三菱電機株式会社 半導体装置
JP3332308B2 (ja) * 1995-11-07 2002-10-07 新光電気工業株式会社 半導体装置及びその製造方法
US5640042A (en) * 1995-12-14 1997-06-17 The United States Of America As Represented By The Secretary Of The Army Thin film ferroelectric varactor
KR100193903B1 (ko) * 1995-12-30 1999-06-15 윤종용 본딩 와이어의 단선 불량을 감지할 수 있는 회로 기판 및 와이어 본딩 장치
US5773895A (en) * 1996-04-03 1998-06-30 Intel Corporation Anchor provisions to prevent mold delamination in an overmolded plastic array package
JP2987101B2 (ja) * 1996-04-15 1999-12-06 株式会社ニッシン 半導体装置の接続方法並びに半導体装置の接続器
US5859475A (en) * 1996-04-24 1999-01-12 Amkor Technology, Inc. Carrier strip and molded flex circuit ball grid array
TW331698B (en) * 1996-06-18 1998-05-11 Hitachi Chemical Co Ltd Multi-layered printed circuit board
JPH1084014A (ja) * 1996-07-19 1998-03-31 Shinko Electric Ind Co Ltd 半導体装置の製造方法

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USRE45931E1 (en) 1999-11-29 2016-03-15 Renesas Electronics Corporation Method of manufacturing a semiconductor device
JP2002368154A (ja) * 2001-06-04 2002-12-20 New Japan Radio Co Ltd チップサイズパッケージ
JP4593831B2 (ja) * 2001-06-04 2010-12-08 新日本無線株式会社 チップサイズパッケージ
US7479705B2 (en) 2003-08-28 2009-01-20 Renesas Technology Corp. Semiconductor device
US7615872B2 (en) 2003-08-28 2009-11-10 Renesas Technology Corp. Semiconductor device
JP2006313802A (ja) * 2005-05-09 2006-11-16 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP4614818B2 (ja) * 2005-05-09 2011-01-19 パナソニック株式会社 半導体装置およびその製造方法
JP2012073233A (ja) * 2010-08-31 2012-04-12 Mitsumi Electric Co Ltd センサ装置及び半導体センサ素子の実装方法
WO2020100947A1 (ja) * 2018-11-15 2020-05-22 ローム株式会社 半導体装置
JPWO2020100947A1 (ja) * 2018-11-15 2021-10-07 ローム株式会社 半導体装置
US11894325B2 (en) 2018-11-15 2024-02-06 Rohm Co., Ltd. Semiconductor device having a resin that seals a rewiring

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