JPH1011422A

JPH1011422A - マトリクス形式データの転置処理装置

Info

Publication number: JPH1011422A
Application number: JP17859396A
Authority: JP
Inventors: Kenichi Natsume; 賢一夏目
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1996-06-19
Filing date: 1996-06-19
Publication date: 1998-01-16
Anticipated expiration: 2016-06-19
Also published as: JP3731191B2

Abstract

(57)【要約】【解決手段】２ポートメモリ１にマトリクス形式のデ
ータを書き込むのは書き込みアドレス生成部５が制御す
る。読み出しは読み出しアドレス生成部６が制御する。
行方向に書き込んだデータを列方向に読み出せるタイミ
ングで、書き込みアドレス生成部５は読み出しタイミン
グ信号を出力する。その後、読み出しが開始され、行方
向に書き込みが終了すると、その次は列方向へ書き込み
を行う。列方向への書き込みが終了すると、次は行方向
への書き込みを行う。【効果】いずれも読み出し方向と同方向に次の書き込
みを行うため、読み出しアドレスと書き込みアドレスの
衝突がなく、書き込みと読み出しを同時並行処理でき
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＤＣＴ（離散コサ
イン変換）回路等に応用されるマトリクス形式データの
転置処理装置に関する。

【０００２】

【従来の技術】例えば、ＭＰＥＧ（Moving Picture Exp
erts Group）のような画像圧縮符号化技術においては、
画像データをＤＣＴ処理する際に頻繁に行列式の演算が
行われる。行列式の積を処理する場合には、行方向のデ
ータと列方向のデータの入れ換えが行われる。ＤＣＴ処
理等の直交変換では、各種の演算処理において、マトリ
クス形式のデータの行方向のデータと列方向のデータを
置き換える、いわゆる転置処理が行われる。このような
処理は、従来、例えば２組のＲＡＭ（ランダム・アクセ
ス・メモリ）を使用し、一方のＲＡＭにマトリクス形式
のデータを書き込み、その書込みが終了すると他方のＲ
ＡＭに同様のマトリクス形式のデータを書き込む。そし
て、他方のＲＡＭにデータを書き込んでいる間に既にデ
ータを書き込んだ一方のＲＡＭから行方向と列方向の変
換を行うようにアドレスを制御し読出しをする。これに
よって、行方向に書き込んだデータを列方向に読み出し
転置処理を行うことができる。

【０００３】

【発明が解決しようとする課題】ところで、上記のよう
な従来のマトリクス形式データの転置処理装置には次の
ような解決すべき課題があった。行方向にメモリに書き
込んだデータを列方向に読み出すためには、書き込みア
ドレスとは全く異なる読み出しアドレスを生成し、読み
出し制御を行わなければならない。従って、ＲＡＭにマ
トリクス形式のデータ書き込み終了後、アドレスカウン
タを切り換えて改めてデータの読み出しを行うといった
作業になる。この処理を高速化するには２組のＲＡＭを
交互に使用する。このため、回路規模が大きくなるとい
う問題があった。

【０００４】また、上記の従来の方法では、行方向にデ
ータを書き込み、列方向にデータを読み出すためには、
列方向に読み出すべきデータの書き込みが終るまで読み
出しを待たなければならない。従って、読み出し開始が
遅れるため、転置ＲＡＭの後段での処理も遅れてしまう
という問題点があった。

【０００５】

【課題を解決するための手段】本発明は以上の点を解決
するため次の構成を採用する。〈構成１〉データ書き込み用のポートとデータ読み出し
用のポートとを備えたメモリと、このメモリに対してマ
トリクス形式の一群のデータを書き込むために、データ
書き込み用アドレスを供給する書き込みアドレス生成部
と、上記メモリに対してマトリクスの行方向にデータが
書き込まれた場合には列方向にデータを読み出し、マト
リクスの列方向にデータが書き込まれた場合には、行方
向にデータを読み出すように、データ読み出し用アドレ
スを供給する読み出しアドレス生成部と、上記データ書
き込み用アドレスを監視して、上記マトリクス形式の一
群のデータ全部が書き込まれる前に、データ読み出し用
アドレスの供給開始を指示する制御回路とを備え、上記
書き込みアドレス生成部は、マトリクス形式の一群のデ
ータの書き込みを終了する度に、データを列方向に書き
込んでいた場合には行方向に、行方向に書き込んでいた
場合には列方向に、新たな一群のデータの書き込みを開
始するように、データ書き込み用アドレスを供給するこ
とを特徴とするマトリクス形式データの転置処理装置。

【０００６】〈説明〉このメモリのデータ書き込み用の
ポートとデータ読み出し用のポートとは、互いに独立し
ており、データ書き込み用アドレスとデータ読み出し用
アドレスが別々に供給されて、同時にデータの読み書き
ができる。マトリクス形式のデータとは、行要素と列要
素とを含むデータでその内容は任意である。メモリにデ
ータが行方向に順に書き込まれたとき、そのデータを列
方向に読み出せば、マトリクス形式のデータの行要素と
列要素の転置ができる。そこで、制御回路が、その読み
出し開始のための最適なタイミングを通知する。

【０００７】一方、メモリ中で既に読み出しを終了した
データ上には、次の一群のデータを上書きして差し支え
ないが、列方向に読み出しをしている場合に、行方向に
データの書き込みを行うと、まだ読み出されていないデ
ータの上に新たなデータを上書きすることになる。そこ
で、一群のデータ書き込みを行方向に行った後は、今度
は列方向にデータの書き込みを行う。こうしてデータの
書き込み方向を交互に変更すると、データの書き込みと
読み出しを連続的に行う場合に書き込みアドレスと読み
出しアドレスとの衝突もなく、無駄な待ち時間も少なく
多ポートメモリを使用したデータの転置処理ができる。

【０００８】〈構成２〉構成１において、制御回路は、
データ書き込み用アドレスを監視して、上記マトリクス
形式の一群のデータが、行方向に書き込まれている場合
には１列分、列方向に書き込まれている場合には１行分
のデータを読み出すことが可能なように、データ読み出
し用アドレスの供給開始を指示することを特徴とするマ
トリクス形式データの転置処理装置。

【０００９】〈説明〉例えば行方向にデータを書き込ん
でいるとき、最初に読み出すべき１列分のデータが書き
込まれてから、読み出しを開始すれば、書き込みと読み
出しの速度が同一でもアドレスの衝突が起きない。

【００１０】〈構成３〉構成１において、制御回路は、
読み出すべき一部のデータの書き込みが終了したときに
はその都度、読み出しアドレス生成部に対して、データ
読み出し用アドレスの供給を指示することを特徴とする
マトリクス形式データの転置処理装置。

【００１１】〈説明〉構成２では少なくとも、読み出し
対象となる１行分あるいは１列分の全体のデータが書き
込まれてから読み出し用アドレスの供給を開始してい
た。しかし、データは１データずつ読み書きされるか
ら、次に読み出すべきデータが書き込まれたらすぐにそ
のデータを読み出すようにしても差し支えない。そこ
で、制御回路をそのように動作させた。その他の動作は
構成１と同様である。

【００１２】

【発明の実施の形態】以下、本発明の実施の形態を具体
例を用いて説明する。〈具体例〉図１は、本発明の装置の具体例を示すブロッ
ク図である。この発明では、図に示すようにマトリクス
形式のデータを一時格納し転置処理するために、２ポー
トメモリ１を使用する。２ポートメモリ１のデータ入力
端子ＤＩとデータ出力端子ＤＯには、それぞれＤＣＴ回
路２とＤＣＴ回路３が接続されている。ＤＣＴ回路２及
び３はいずれもマトリクス形式のデータの行と列の変換
処理を行いながら所定の演算を実行する回路である。こ
の２ポートメモリ１の書き込みアドレス入力端子ＷＡＩ
には書き込みアドレス生成部５の生成した書き込みアド
レスＷＡＯが入力する。また、読み出しアドレス入力端
子ＲＡＩには読み出しアドレス生成部６が生成した読み
出しアドレスＲＡＯが入力する。

【００１３】この書き込みアドレス生成部５や読み出し
アドレス生成部６の動作制御のために制御回路４が設け
られている。この制御回路４には、まず上位装置から書
き込み開始時に、書き込みを許可する書き込み許可信号
ＷＲが入力する。この信号は制御回路４だけでなく書き
込みアドレス生成部５にも入力する。また、転置処理を
開始する以前に読み出し許可信号及びＲＡＭに入力する
アドレスのリセットを行うために、リセット信号ＲＳが
入力する。この信号は制御回路４、書き込みアドレス生
成部５及び読み出しアドレス生成部６に入力する。

【００１４】書き込みアドレス生成部５は、所定のアド
レスまで書き込みを終了した後、読み出し可能なアドレ
スに達すると、制御回路４に対して読み出しタイミング
信号ＷＶを出力するよう構成されている。また、制御回
路４は、後で説明するように、この読み出しタイミング
信号を受け入れて読み出しアドレス生成部６に対し読み
出し開始を許可する読み出し許可信号ＲＲを出力する。
また、読み出しアドレス生成部６は、マトリクス形式の
一連のデータ読み出しを終了すると、制御回路４に対し
読み出し終了信号ＲＶを出力する。

【００１５】図２には、書き込みアドレス生成部の具体
的な結線図を示す。この書き込みアドレス生成部５は、
図に示すようにカウンタ１１及びセレクタ１２から構成
されている。カウンタ１１には、リセット信号ＲＳと書
き込み許可信号ＷＲが入力するよう構成されている。そ
して、カウンタ１１は図示しないクロック信号によりデ
ータの書き込み毎にアドレス信号生成のためのカウント
アップを行う。なお、カウンタ１１はアドレス生成のた
めに７ビットの信号をカウントアップしながら出力す
る。セレクタ１２は、カウンタ１１の出力を受け入れて
２種類のアドレス信号のうちいずれか一方を選択して出
力するよう構成されている。即ち、カウンタ１１のｘ０
〜ｘ５の６ビットのカウント値にはＡ０〜Ａ５という記
号を付した。また、カウンタ１１のｘ０〜ｘ５の上位３
ビットと下位３ビットを入れ換えたカウント値をＢ０〜
Ｂ５というように表示した。

【００１６】カウンタ１１の出力ｘ６，ｘ５，ｘ４，ｘ
３，ｘ２，ｘ１，ｘ０のうちｘ６は図のようにセレクタ
１２の選択信号入力端子ＳＡ，ＳＢに入力されている。
カウンタ１１のｘ５，ｘ４，ｘ３，ｘ２，ｘ１，ｘ０は
それぞれＡ５及びＢ２、Ａ４及びＢ１、Ａ３及びＢ０、
Ａ２及びＢ５、Ａ１及びＢ４、Ａ０及びＢ３に接続され
ている。セレクタ１２の出力ＷＡＯは図１に示す２ポー
トメモリ１の書き込みアドレスである。なお、このセレ
クタ１２からは、Ｘ６＝０（ＳＡ＝１，ＳＢ＝０）のと
き、Ａ５，Ａ４，Ａ３，Ａ２，Ａ１，Ａ０つまりｘ５，
ｘ４，ｘ３，ｘ２，ｘ１，ｘ０が出力され、ｘ６＝０
（ＳＡ＝０，ＳＢ＝１）のときＢ５，Ｂ４，Ｂ３，Ｂ
２，Ｂ１，Ｂ０つまりｘ２，ｘ１，ｘ０，ｘ５，ｘ４，
ｘ３が出力されるように構成されている。また、カウン
タ１１の出力ｘ５，ｘ４，ｘ３，ｘ２，ｘ１，ｘ０はア
ンド回路１５によってデコードされ、読み出しタイミン
グ信号ＷＶとされる。

【００１７】図３には、読み出しアドレス生成部６の具
体的な結線図を示す。この読み出しアドレス生成部６も
カウンタ１３及びセレクタ１４から構成されている。そ
して、この回路も同様にセレクタ１４によってカウンタ
１３の出力と、その上位ビット及び下位ビットを反転し
た出力を選択して、読み出しアドレスＲＡＯとするよう
に構成されている。即ち、カウンタ１３の出力ｙ６，ｙ
５，ｙ４，ｙ３，ｙ２，ｙ１，ｙ０のうちｙ６は図のよ
うにセレクタ１４の選択信号入力端子ＳＡ，ＳＢに入力
されている。カウンタ１３のｙ５，ｙ４，ｙ３，ｙ２，
ｙ１，ｙ０はそれぞれＡ５及びＢ２、Ａ４及びＢ１、Ａ
３及びＢ０、Ａ２及びＢ５、Ａ１及びＢ４、Ａ０及びＢ
３に接続されている。セレクタ１４の出力ＲＡＯは２ポ
ートメモリ１の読み出しアドレスである。このセレクタ
１２からはｙ６＝１（ＳＡ＝１，ＳＢ＝０）のとき、Ａ
５，Ａ４，Ａ３，Ａ２，Ａ１，Ａ０つまりｙ５，ｙ４，
ｙ３，ｙ２，ｙ１，ｙ０が出力されるように構成されて
いる。カウンタ１３の出力ｙ５，ｙ４，ｙ３，ｙ２，ｙ
１，ｙ０はＡＮＤ回路１６によってデコードされ、読み
出し終了信号ＲＶとされる。

【００１８】図２に示すＡＮＤ回路１５はｘ５ｘ４ｘ３
ｘ２ｘ１＝（１１１０００）₂ ＝（５６）₁₀のときのみ
“１”を出力し、図３に示すＡＮＤ回路１６はｙ５ｙ４
ｙ３ｙ２ｙ１ｙ０＝（１１１１１１）₂ ＝（６３）₁₀の
ときのみ“１”を出力する。こうしてＡＮＤ回路１５
は、例えば行方向にデータを書き込んだ場合に、列方向
の読み出しが可能になったタイミングで読み出しタイミ
ング信号ＷＶを出力し読み出しアドレス制御の出力開始
制御を行う。また、ＡＮＤ回路１６は、全ての読み出し
が終了した後に読み出し終了信号ＲＶを出力して転置処
理終了の合図等に利用される。

【００１９】また、セレクタ１２は、例えば８×８のマ
トリクス形式データを書き込む場合に、６４個のデータ
書き込みを終了すると、それまでＡ０〜Ａ５のアドレス
を出力していた状態からＢ０〜Ｂ５のアドレスを出力す
る状態に切り換わる。この場合、上位３ビットと下位３
ビットを取り替えていることから、行方向にデータを書
き込んだ後、これが終了すると次は列方向にデータを書
き込むようアドレス信号が出力される。一方、セレクタ
１４は丁度セレクタ１２と反対の動作を行う。即ち、当
初行方向への書き込みが行われていた場合には列方向の
読み出しアドレスが出力され、その後、列方向にデータ
書き込みを行うようになる。その読み出しのためには行
方向の読み出しアドレスが出力される。セレクタ１２及
びセレクタ１４はこのような動作を行うために設けられ
ている。

【００２０】図４には、制御回路４の具体的な結線図を
示す。この回路は、書き込み許可信号ＷＲと読み出しタ
イミング信号ＷＶとを受け入れるＡＮＤゲート２１と、
読み出し終了信号ＲＶを受け入れるＮＯＴゲート２２
と、ＡＮＤゲート２１とＮＯＴゲート２２の出力を制御
するＡＮＤゲート２３、ＯＲゲート２４、ＡＮＤゲート
２５と、フリップフロップ２６から構成される。なお、
ＡＮＤゲート２３にはフリップフロップ２６の出力とＮ
ＯＴゲート２２の出力とが入力する。また、ＯＲゲート
２４にはＡＮＤゲート２１とＡＮＤゲート２３の出力が
入力する。更に、ＡＮＤゲート２５にはＯＲゲート２４
の出力とＮＯＴゲート２７の出力が入力する。このＮＯ
Ｔゲート２７にはリセット信号ＲＳが入力する。この回
路は図のように構成することによって、フリップフロッ
プ２６に格納した信号をもとに、後で説明するようなタ
イミングで読み出し許可信号を出力する順序回路を構成
している。

【００２１】図５を用いて、具体例１の装置の動作の概
略を説明する。この具体例では、例えば８×８個の正方
マトリクス形式のブロックデータを２ポートメモリに書
き込み、行方向に書き込んだブロックデータは行方向に
読み出し、列方向に書き込んだブロックデータは行方向
に読み出すようにして転置処理を行う。まず、図５（１
−ａ）に示すように、８×８のマトリクス状領域にＡか
らＢに向かって行方向に１ブロック目のデータの書き込
みを開始する。書き込みが進み、図５（１−ａ）に示す
ように、Ｃの位置、即ちアドレス５６の位置まで書き込
まれるとき、１ブロック目のデータの読み出しが可能と
なり、図５（１−ｂ）のようにＡからＣに向かって列方
向に読み出しが開始される。以降、書き込みと読み出し
が並行して行われ、Ｄの位置まで書き込んで、１ブロッ
ク目のデータの書き込みが終了する。このとき１ブロッ
ク目の読み出しは、ＡからＣの位置までの一列分終了し
ており、読み出しは次の列から１ブロック目のデータを
読み終るまで継続される。

【００２２】もし２ブロック目のデータの書き込みが続
けて開始される場合は、図５（２−ａ）に示すように、
１ブロック目の読み出しと並行して、列方向に書き込み
が開始される。このとき、１ブロック目のデータの読み
出しは、図５（２−ｂ）のように進んでいるため、読み
出しを終えていない１ブロック目のデータは壊されるこ
ともなく、また書き込みアドレスと読み出しアドレスが
一致してデータが壊されることもない。１ブロック目の
データの読み出しが終了し、図５（３−ａ）に示すよう
に２ブロック目のデータの書き込みがＢの位置に行われ
るとき、２ブロック目のデータの読み出しが可能とな
り、図５（３−ｂ）に示すように、ＡからＢに向かって
行方向に読み出しが開始される。以降、書き込みと読み
出しが並行して行われ、図５（４−ａ）に示すように、
２ブロック目のデータの書き込みが終了する。２ブロッ
ク目の読み出しは、図５（４−ｂ）に示すようにＣの位
置まで終了しており、読み出しは次の行から２ブロック
目のデータを読み終るまで継続される。３ブロック目以
降も、上記のようにして読み出しと書き込みを並行して
行うことができる。

【００２３】図６には、具体例１の更に具体的な動作を
説明するためのタイミングチャートを図示した。図の
（ａ）は、２ポートメモリ１へのデータ書き込み開始か
ら数えた動作サイクルで、（ｂ）は書き込み許可信号Ｗ
Ｒ、（ｃ）は書き込みアドレスＷＡＯ、（ｄ）は読み出
しタイミング信号ＷＶ、（ｅ）は読み出し許可信号Ｒ
Ｒ、（ｆ）は読み出しアドレスＲＡＯ、（ｇ）は読み出
し終了信号ＲＶ、（ｈ）は書き込みデータ、（ｉ）は読
み出しデータを表している。

【００２４】まず図１の回路で、リセット信号ＲＳに
“１”が入力され、図２に示すカウンタ１１，１３は
“０００００００”に、図４の制御回路４のＤ型フリッ
プフロップ２６は“０”にリセットされ、読み出し許可
信号ＲＲも“０”とされる。次に図１に示す２次元ＤＣ
Ｔ回路の１次元目のＤＣＴ回路２でデータが処理された
後、２ポートメモリ１への書き込み許可信号ＷＲが
“１”となり、端子ＤＩから入力したデータの書き込み
が行われる。図２のカウンタ１１は書き込み許可信号Ｗ
Ｒ＝“１”のとき図示しないクロックに同期して１ずつ
カウントアップを行う。これに応じて書き込みアドレス
生成部５から２ポートメモリ１へ書き込みアドレスが
０，１，２，３，…と出力され、端子ＤＩに入力された
データがそのアドレスへ書き込まれる。２ポートメモリ
１に５６個のデータつまり０〜５５のアドレスにデータ
が書き込まれるまで、読み出しタイミング信号ＷＶと読
み出し終了信号ＲＶは“０”が続くため、制御回路４の
図４に示したフリップフロップ２６の出力Ｑからは
“０”が出力され続け、２ポートメモリ１の読み出し許
可信号ＲＲも“０”が出力され続けている。

【００２５】２ポートメモリ１に５６個のデータが書き
込まれると、サイクル５７で図２に示すカウンタ１１の
出力はｘ５ｘ４ｘ３ｘ２ｘ１ｘ０＝（１１１０００）₂
＝（５６）₁₀となる。この時点で２ポートメモリ１のア
ドレス０，１，２，…，５５まではデータが書き込まれ
ている。次のデータが１次元目のＤＣＴ回路２から出力
され書き込み許可信号ＷＲに“１”が入力されると、２
ポートメモリ１のアドレス“５６”にデータの書き込み
を行おうとする。このとき、制御回路４に読み出し許可
信号ＷＲと読み出しタイミング信号ＷＶが“１”となっ
て入力されるので、図４に示すフリップフロップ２６の
入力Ｄに“１”がセットされる。サイクル５８でクロッ
クに同期してその値が受け付けられると、Ｑから“１”
が出力される。

【００２６】制御回路４は一度Ｄに“１”がセットされ
Ｑ＝“１”となると、リセット信号ＲＳが“１”となる
かまたは、ＷＲ，ＷＶのどちらかが“０”でかつＲＶに
“１”が入力されない限り“１”を出力し続ける。フリ
ップフロップ２６の出力Ｑが“１”である限り、２ポー
トメモリ１の読み出し許可信号ＲＲは“１”であり、読
み出しが継続される。２ポートメモリ１はアドレス入力
端子ＲＡＩにアドレスが入力すると、対応するアドレス
からデータが読み出されて端子ＤＯから出力される。

【００２７】図３に示すカウンタ１３は読み出し許可信
号ＲＲ＝“１”のときクロックに同期して１ずつカウン
トアップを行う。これに応じて端子ＲＡＯから読み出し
アドレスが０，８，１６，…と出力される。これで列方
向のデータ読み出しがされる。２ポートメモリ１から６
３個のデータが読み出された後、制御回路４の入力ＲＶ
は“１”となる。ＲＲは“１”であるため、次のサイク
ルで６４個目のデータがアドレス６３から読み出され
る。ＷＲ，ＷＶが“１”でない場合、フリップフロップ
２６のＤ端子には“０”が入力されるため、次のサイク
ルから２ポートメモリ１の読み出しは中止される。Ｗ
Ｒ，ＷＶが“１”であればＤ端子には“１”が入力され
るので、読み出しは継続される。

【００２８】カウンタ１１が６４個カウントアップを行
った後はｘ６＝“１”となるので２ポートメモリ１への
書き込みは０，８，１６，…のアドレスの順に行われ
る。これは列方向の書き込みとなる。カウンタ１３が６
４回カウントアップを行った後はｙ６＝“１”となるの
で２ポートメモリ１の読み出しは０，１，２，３，…の
アドレスの順に行われる。これは行方向の読み出しとな
る。２次元ＤＣＴ回路では１ブロック６４個（８行×８
列）のうち８つのデータ（１行または１列分）をまとめ
て扱い処理を行うので、上記の方法のように、５７個目
のデータが書き込まれたことを検出すれば続いて５８番
目以降６４番目までのデータを１次元目のＤＣＴ回路が
出力できることを示しており、データの読み出しを開始
することができる。

【００２９】〈具体例１の効果〉以上のように、メモリ
に２ポートメモリを使用し、データの書き込みと同時に
読み出しを行えるように構成すれば、同一構成のメモリ
を二重に設ける従来方法よりも回路規模を小さくするこ
とができる。しかも、上記のように書き込みアドレスと
読み出しアドレスを制御することによって、データの読
み出しと書き込みを同時並行処理することができ、しか
も２回以上繰り返してマトリクス状のデータの書き込み
と読み出しを行う場合には両者の時間的な遅れを最小限
にすることができる。なお、上記の例では８×８マトリ
クス形式のデータを取り扱った例を示したが、必ずしも
正方行列でなく、行方向と列方向のデータ量が異なるよ
うなものにも本発明の適用が可能である。また、このよ
うな転置処理のための回路の前後に位置する回路はＤＣ
Ｔ回路の他、各種の回路とすることができる。

【００３０】〈具体例２〉図７以下には、具体例２の構
成及び動作を説明する。なお、具体例２の全体構成を示
すブロックは図１に示したものと全く同様である。そし
て、具体例２の書き込みアドレス生成部５は、図７に示
した構成とされる。また、読み出しアドレス生成部６は
図８に示した構成とされる。図７に示す書き込みアドレ
ス生成部のカウンタ１１及びセレクタ１２と、及びこれ
らの間の接続や入出力信号は具体例１のものと全く同様
である。この具体例２では、次のように読み出しタイミ
ング信号を出力するためのＡＮＤゲート群１８が設けら
れている。これらのＡＮＤゲート群を以下、それぞれ１
８−１〜１８−８というように表示する。

【００３１】カウンタ１１の出力ｘ５，ｘ４，ｘ３，ｘ
２，ｘ１，ｘ０は図に示すように、ＡＮＤ回路１８−
１，１８−２，１８−３，１８−４，１８−５，１８−
６，１８−７，１８−８に接続されている。ＡＮＤ回路
１８−１は、ｘ５ｘ４ｘ３ｘ２ｘ１ｘ０＝（０００００
０）₂ ＝（０）₁₀のときのみ“１”を出力する。ＡＮＤ
回路１８−２は、ｘ５ｘ４ｘ３ｘ２ｘ１ｘ０＝（００１
０００）₂ ＝（８）₁₀のときのみ“１”を出力する。Ａ
ＮＤ回路１８−３は、ｘ５ｘ４ｘ３ｘ２ｘ１ｘ０＝（０
１００００）₂ ＝（１６）₁₀のときのみ“１”を出力す
る。ＡＮＤ回路１８−４は、ｘ５ｘ４ｘ３ｘ２ｘ１ｘ０
＝（０１１０００）₂ ＝（２４）₁₀のときのみ“１”を
出力する。ＡＮＤ回路１８−５は、ｘ５ｘ４ｘ３ｘ２ｘ
１ｘ０＝（１０００００）₂ ＝（３２）₁₀のときのみ
“１”を出力する。ＡＮＤ回路１８−６は、ｘ５ｘ４ｘ
３ｘ２ｘ１ｘ０＝（１０１０００）₂ ＝（４０）₁₀のと
きのみ“１”を出力する。ＡＮＤ回路１８−７は、ｘ５
ｘ４ｘ３ｘ２ｘ１ｘ０＝（１１００００）₂ ＝（４８）
₁₀のときのみ“１”を出力する。ＡＮＤ回路１８−８
は、ｘ５ｘ４ｘ３ｘ２ｘ１ｘ０＝（１１１０００）₂ ＝
（５６）₁₀のときのみ“１”を出力する。

【００３２】図８に示した読み出しアドレス生成部も具
体例１のものと同様にカウンタ１３及びセレクタ１４の
結線がなされている。その入出力信号も変わるところは
ない。そして、読み出し終了信号を出力するためのＡＮ
Ｄゲート群１９のみが具体例１と異なっている。このＡ
ＮＤゲート群はそれぞれ１９−１〜１９−８と呼ぶ。カ
ウンタ１３の出力ｙ５，ｙ４，ｙ３，ｙ２，ｙ１，ｙ０
は図に示すように、ＡＮＤ回路１９−１，１９−２，１
９−３，１９−４，１９−５，１９−６，１９−７，１
９−８に接続されている。ＡＮＤ回路１９−１は、ｙ５
ｙ４ｙ３ｙ２ｙ１ｙ０＝（００００００）₂ ＝（０）₁₀
のときのみ“１”を出力する。ＡＮＤ回路１９−２は、
ｙ５ｙ４ｙ３ｙ２ｙ１ｙ０＝（０００００１）₂ ＝
（１）₁₀のときのみ“１”を出力する。ＡＮＤ回路１９
−３は、ｙ５ｙ４ｙ３ｙ２ｙ１ｙ０＝（００００１０）
₂ ＝（２）₁₀のときのみ“１”を出力する。

【００３３】ＡＮＤ回路１９−４は、ｙ５ｙ４ｙ３ｙ２
ｙ１ｙ０＝（００００１１）₂ ＝（３）₁₀のときのみ
“１”を出力する。ＡＮＤ回路１９−５は、ｙ５ｙ４ｙ
３ｙ２ｙ１ｙ０＝（０００１００）₂ ＝（４）₁₀のとき
のみ“１”を出力する。ＡＮＤ回路１９−６は、ｙ５ｙ
４ｙ３ｙ２ｙ１ｙ０＝（０００１０１）₂ ＝（５）₁₀の
ときのみ“１”を出力する。ＡＮＤ回路１９−７は、ｙ
５ｙ４ｙ３ｙ２ｙ１ｙ０＝（０００１１０）₂ ＝（６）
₁₀のときのみ“１”を出力する。ＡＮＤ回路１９−８
は、ｙ５ｙ４ｙ３ｙ２ｙ１ｙ０＝（１１１１１１）₂ ＝
（６３）₁₀のときのみ“１”を出力する。

【００３４】図９には、具体例２の制御回路の結線図を
示す。この回路には８個の順序回路２０Ａ〜２０Ｈが設
けられている。その内部結線は具体例１で説明した図４
に示す回路と全く同一のものである。そして、これらの
順序回路２０Ａ〜２０Ｈには、それぞれ図７と図８に示
した書き込みアドレス生成部及び読み出しアドレス生成
部から読み出しタイミング信号Ｐ１〜Ｐ８及び書き込み
タイミング信号Ｊ１〜Ｊ８が入力するように構成されて
いる。全ての順序回路２０Ａ〜２０ＨのＱ出力はＯＲゲ
ート２８を介して読み出し許可信号として出力される構
成となっている。なお、このように読み出し許可信号は
各順序回路２０Ａ〜２０Ｈに再入力する構成となってい
る。

【００３５】以上の回路は次のように動作する。図１０
は、具体例２の動作タイミングチャートを示す。図の
（ａ）は動作サイクル、（ｂ）は書き込み許可信号Ｗ
Ｒ、（ｃ）は読み出し許可信号ＲＲ、（ｄ）は書き込み
アドレスＷＡＯ、（ｅ）は読み出しアドレスＲＡＯ、
（ｆ）は読み出しタイミング信号ＷＶ、（ｇ）は読み出
し終了信号ＲＶ、（ｈ）は書き込みデータ、（ｉ）は読
み出しデータを示している。

【００３６】まず、図１の回路でリセット信号ＲＳを
“１”としてカウンタ１１，１３を“００００００”と
し、制御回路４の全ての順序回路２０Ａ〜２０Ｈのフリ
ップフロップ２６を“０”にリセットし、読み出し許可
信号ＲＲを“０”とする。次に、２次元ＤＣＴ回路の１
次元目の回路でデータが処理され、書き込み許可信号が
ＷＲ＝“１”となり、２ポートメモリのアドレス“０”
に書き込みが行われる。このとき、カウンタ１１，１３
は“０００００００”であるためＷＶ（Ｐ１），ＲＶ
（Ｊ１）は“１”となっている。ＷＲ＝“１”、ＸＶ
（Ｐ１）＝“１”であるため順序回路２０ＡのＤフリッ
プフロップの入力Ｄ＝“１”となる。

【００３７】次のサイクル（２）でカウンタ１１は１カ
ウントアップし、２ポートメモリ１のアドレス１に書き
込みが行われる。また、順序回路２０ＡのＱ端子＝
“１”となり、読み出し許可信号ＲＲ＝“１”となるの
で、アドレス“０”が読み出される。このとき、順序回
路２０ＡのＷＶ（Ｐ１）＝“０”、ＲＲ＝１，ＲＶ（Ｊ
１）＝１であり、Ｄ＝“０”となる。次のサイクル
（３）でカウンタ１１は“１”カウントアップし、２ポ
ートメモリ１のアドレス“２”に書き込みが行われる。
カウンタ１３は“１”カウントアップしてＲＶ（Ｊ１）
＝“０”、ＲＶ（Ｊ２）＝“１”となる。また、ＲＲ＝
“０”となり、読み出しは行われない。

【００３８】以降、ＷＲ＝“１”でカウンタ１１はクロ
ックに同期して１ずつカウントアップし２ポートメモリ
１の書き込みアドレスは“３”、“４”、“５”、…と
変化すると、サイクル（１０）でＲＲ＝“１”となり、
２ポートメモリ１のアドレス“８”が読み出され、サイ
クル（１８）でＲＲ＝“１”となり、２ポートメモリ１
のアドレス“１６”が読み出され、サイクル（２６）で
ＲＲ＝“１”となり、２ポートメモリ１のアドレス“２
４”が読み出され、

【００３９】サイクル（３４）でＲＲ＝“１”となり、
２ポートメモリ１のアドレス“３２”が読み出され、サ
イクル（４２）でＲＲ＝“１”となり、２ポートメモリ
１のアドレス“４０”が読み出され、サイクル（５０）
でＲＲ＝“１”となり、２ポートメモリ１のアドレス
“４８”が読み出され、サイクル（５８）でＲＲ＝
“１”となり、２ポートメモリ１のアドレス“５６”が
読み出され、サイクル（５８）では順序回路２０ＨのＱ
＝“１”、ＲＲ＝“１”、ＲＶ（Ｊ８）＝“０”であ
り、Ｄ＝“１”となっているためサイクル（５９）以降
もＲＲ＝“１”となり、ＲＡＭのアドレス１，９，…と
順に読み出しが続けられる。

【００４０】サイクル（１１４）で６４個目のデータの
読み出しを行うとき、ＲＲ＝“１”でありカウンタ１３
の出力ｙ５ｙ４ｙ３ｙ２ｙ１ｙ０＝（１１１１１１）₂
＝（６３）₁₀であるので順序回路２０ＨのＲＶ（Ｊ８）
＝“１”となり、１ブロック（６４個）のデータの読み
出しが完了する。

【００４１】このとき、次のブロックのデータが２ポー
トメモリ１に書き込まれていれば、読み出しは次のサイ
クルからも継続して行われる。以降、新たなブロックの
データが２ポートメモリ１へ、１つ以上書き込みを終了していれば、１つを読み出すま
で順序回路２０ＡのＱ＝“１” ９つ以上書き込みを終了していれば、２つを読み出すま
で順序回路２０ＢのＱ＝“１” １７個以上書き込みを終了していれば、３つを読み出す
まで順序回路２０ＣのＱ＝“１” ２５個以上書き込みを終了していれば、４つを読み出す
まで順序回路２０ＤのＱ＝“１” ３３個以上書き込みを終了していれば、５つを読み出す
まで順序回路２０ＥのＱ＝“１” ４１個以上書き込みを終了していれば、６つを読み出す
まで順序回路２０ＦのＱ＝“１” ４９個以上書き込みを終了していれば、７つを読み出す
まで順序回路２０ＧのＱ＝“１” ５７個以上書き込みを終了していれば、６４個を読み出
すまで順序回路２０ＨのＱ＝“１”であるため、ＲＲ＝
“１”となり、データの読み出しが行われる。

【００４２】〈具体例２の効果〉以上のように、具体例
２では具体例１よりも早く行方向の書き込みが行われた
後列方向の読み出し開始が行われる。即ち、５６個のデ
ータ書き込みが終了した後、初めてデータの読み出しが
行われる場合に比べてデータの読み出し開始が早いた
め、データの書き込みと読み出しとの間の時間遅れをよ
り小さくすることができる。その他の機能や効果につい
ては具体例１と同様である。

【図面の簡単な説明】

【図１】本発明の装置の具体例を示すブロック図であ
る。

【図２】書き込みアドレス生成部の結線図である。

【図３】読み出しアドレス生成部の結線図である。

【図４】制御回路の結線図である。

【図５】具体例１の概略動作説明図である。

【図６】具体例１の動作タイミングチャートである。

【図７】書き込みアドレス生成部の結線図である。

【図８】読み出しアドレス生成部の結線図である。

【図９】具体例２の制御回路結線図である。

【図１０】具体例２の動作タイミングチャートである。

【符号の説明】

１２ポートメモリ２，３ＤＣＴ回路４制御回路５書き込みアドレス生成部６読み出しアドレス生成部

Claims

【特許請求の範囲】

【請求項１】データ書き込み用のポートとデータ読み
出し用のポートとを備えたメモリと、このメモリに対してマトリクス形式の一群のデータを書
き込むために、データ書き込み用アドレスを供給する書
き込みアドレス生成部と、前記メモリに対してマトリクスの行方向にデータが書き
込まれた場合には列方向にデータを読み出し、マトリク
スの列方向にデータが書き込まれた場合には、行方向に
データを読み出すように、データ読み出し用アドレスを
供給する読み出しアドレス生成部と、前記データ書き込み用アドレスを監視して、前記マトリ
クス形式の一群のデータ全部が書き込まれる前に、デー
タ読み出し用アドレスの供給開始を指示する制御回路と
を備え、前記書き込みアドレス生成部は、マトリクス形式の一群のデータの書き込みを終了する度
に、データを列方向に書き込んでいた場合には行方向
に、行方向に書き込んでいた場合には列方向に、新たな
一群のデータの書き込みを開始するように、データ書き
込み用アドレスを供給することを特徴とするマトリクス
形式データの転置処理装置。
【請求項２】請求項１において、制御回路は、データ書き込み用アドレスを監視して、前記マトリクス
形式の一群のデータが、行方向に書き込まれている場合
には１列分、列方向に書き込まれている場合には１行分
のデータを読み出すことが可能なように、データ読み出
し用アドレスの供給開始を指示することを特徴とするマ
トリクス形式データの転置処理装置。
【請求項３】請求項１において、制御回路は、読み出すべき一部のデータの書き込みが終了したときに
はその都度、読み出しアドレス生成部に対して、データ
読み出し用アドレスの供給を指示することを特徴とする
マトリクス形式データの転置処理装置。