JPH0878975A - コンパレータ回路 - Google Patents
コンパレータ回路Info
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- JPH0878975A JPH0878975A JP6206450A JP20645094A JPH0878975A JP H0878975 A JPH0878975 A JP H0878975A JP 6206450 A JP6206450 A JP 6206450A JP 20645094 A JP20645094 A JP 20645094A JP H0878975 A JPH0878975 A JP H0878975A
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- H03—ELECTRONIC CIRCUITRY
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- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2409—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using bipolar transistors
- H03K5/2418—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using bipolar transistors with at least one differential stage
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/02—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation
- H03F1/0205—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers
- H03F1/0261—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers with control of the polarisation voltage or current, e.g. gliding Class A
Abstract
(57)【要約】
【目的】定電流回路を含むコンパレータ回路において、
出力ドライブ電流ＩO が流れていないときの消費電流を
低減することにある。 【構成】二つの入力信号ＶIN1 ，ＶIN2 を比較しその差
を増幅して出力する差動増幅器５と、この差動増幅器５
の出力を電流増幅する電流増幅器６と、電流増幅器６の
出力により駆動されるドライブ回路７と、差動増幅器５
及び電流増幅器６に定電流Ｉ1 ，Ｉ2 を供給する定電流
回路８と、差動増幅器５の出力を検出して定電流回路８
を制御する定電流制御回路２とを有する。この定電流制
御回路２は入力端子ＩＮ１，ＩＮ２の信号レベル差、す
なわち差動増幅器５の出力を検出するスイッチ制御回路
４と、この制御回路４に基ずいてオン・オフされるスイ
ッチ回路３とを備え、出力ドライブ電流ＩO が流れない
ときの定電流回路８の電流値を制御する。
出力ドライブ電流ＩO が流れていないときの消費電流を
低減することにある。 【構成】二つの入力信号ＶIN1 ，ＶIN2 を比較しその差
を増幅して出力する差動増幅器５と、この差動増幅器５
の出力を電流増幅する電流増幅器６と、電流増幅器６の
出力により駆動されるドライブ回路７と、差動増幅器５
及び電流増幅器６に定電流Ｉ1 ，Ｉ2 を供給する定電流
回路８と、差動増幅器５の出力を検出して定電流回路８
を制御する定電流制御回路２とを有する。この定電流制
御回路２は入力端子ＩＮ１，ＩＮ２の信号レベル差、す
なわち差動増幅器５の出力を検出するスイッチ制御回路
４と、この制御回路４に基ずいてオン・オフされるスイ
ッチ回路３とを備え、出力ドライブ電流ＩO が流れない
ときの定電流回路８の電流値を制御する。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はコンパレータ回路に関
し、特に定電流を供給する回路の制御回路に関する。
し、特に定電流を供給する回路の制御回路に関する。
【０００２】
【従来の技術】従来、かかるコンパレータ回路は、複数
の入力信号を比較し、その結果により所定の信号を出力
する装置に用いられ、最近では低消費電流システムに頻
繁に用いられている。
の入力信号を比較し、その結果により所定の信号を出力
する装置に用いられ、最近では低消費電流システムに頻
繁に用いられている。
【０００３】図４は従来の一例を示すコンパレータ回路
の構成図である。図４に示すように、従来のコンパレー
タ回路１ａは二つの入力信号ＶIN1 ，ＶIN2 を比較しそ
の差を増幅する差動増幅器５と、電流増幅器６および出
力電流ＩO を出力するドライブ回路７と、差動増幅器５
等にバイアス電流を供給する定電流回路８と、システム
の動作／待機モードに連動した制御端子ＣＴＬからの電
圧レベルにより定電流回路８を遮断する機能を備えた定
電流制御回路２ａとを備えている。以下、具体的に説明
すると、差動増幅器５は非反転入力端子ＩＮ１，反転入
力端子ＩＮ２（以下、単に入力端子ＩＮ１，ＩＮ２と称
す。）よりそれぞれベースに入力信号ＶIN1 ，ＶIN2 を
供給されるトランジスタ（以下、Ｔｒと省略する）Ｑ
１，Ｑ２と、カレントミラー構成のＴｒＱ３，Ｑ４とか
らなり、電流増幅器６およびドライブ回路７はそれぞれ
ＴｒＱ８，Ｑ９とで構成される。また、定電流回路８は
定電流Ｉ1 〜Ｉ3 を供給するためのＴｒＱ５〜Ｑ７と電
流源ＩS を備え、定電流制御回路２ａはスイッチ用Ｔｒ
Ｑ１０と制御電流ＩCTL を発生させるための制御用Ｔｒ
Ｑ１１および抵抗素子Ｒ１，Ｒ２とから構成される。
の構成図である。図４に示すように、従来のコンパレー
タ回路１ａは二つの入力信号ＶIN1 ，ＶIN2 を比較しそ
の差を増幅する差動増幅器５と、電流増幅器６および出
力電流ＩO を出力するドライブ回路７と、差動増幅器５
等にバイアス電流を供給する定電流回路８と、システム
の動作／待機モードに連動した制御端子ＣＴＬからの電
圧レベルにより定電流回路８を遮断する機能を備えた定
電流制御回路２ａとを備えている。以下、具体的に説明
すると、差動増幅器５は非反転入力端子ＩＮ１，反転入
力端子ＩＮ２（以下、単に入力端子ＩＮ１，ＩＮ２と称
す。）よりそれぞれベースに入力信号ＶIN1 ，ＶIN2 を
供給されるトランジスタ（以下、Ｔｒと省略する）Ｑ
１，Ｑ２と、カレントミラー構成のＴｒＱ３，Ｑ４とか
らなり、電流増幅器６およびドライブ回路７はそれぞれ
ＴｒＱ８，Ｑ９とで構成される。また、定電流回路８は
定電流Ｉ1 〜Ｉ3 を供給するためのＴｒＱ５〜Ｑ７と電
流源ＩS を備え、定電流制御回路２ａはスイッチ用Ｔｒ
Ｑ１０と制御電流ＩCTL を発生させるための制御用Ｔｒ
Ｑ１１および抵抗素子Ｒ１，Ｒ２とから構成される。
【０００４】このコンパレータ回路１ａにおいて、シス
テムの動作／待機モードに連動した制御端子ＣＴＬの電
位がハイレベルのとき、ＴｒＱ１０，Ｑ１１は動作し、
電流源ＩS はすべてＴｒＱ１０のコレクタ電流として流
れる。従って、このときのＴｒＱ５〜Ｑ７は動作せず、
コンパレータ回路１ａは待機モードとなる。一方、制御
端子ＣＴＬの電位がロウレベルのとき、ＴｒＱ１０，Ｑ
１１は動作しないため、電流源ＩS はすべてＴｒＱ５〜
Ｑ７に供給され、これらのＴｒを動作させる。このとき
のコンパレータ回路１ａは動作モードとなる。
テムの動作／待機モードに連動した制御端子ＣＴＬの電
位がハイレベルのとき、ＴｒＱ１０，Ｑ１１は動作し、
電流源ＩS はすべてＴｒＱ１０のコレクタ電流として流
れる。従って、このときのＴｒＱ５〜Ｑ７は動作せず、
コンパレータ回路１ａは待機モードとなる。一方、制御
端子ＣＴＬの電位がロウレベルのとき、ＴｒＱ１０，Ｑ
１１は動作しないため、電流源ＩS はすべてＴｒＱ５〜
Ｑ７に供給され、これらのＴｒを動作させる。このとき
のコンパレータ回路１ａは動作モードとなる。
【０００５】このコンパレータ回路１ａが動作モードの
とき、入力端子ＩＮ１，ＩＮ２の入力信号のレベルをＶ
IN1 ，ＶIN2 とすると、このレベル差ＶIN1 −ＶIN2 が
正の値であるとき、ＴｒＱ８が動作、ＴｒＱ９が非動作
であるため、ドライブ回路７の出力（ＯＵＴ）はハイレ
ベルとなる。逆に、レベル差ＶIN1 −ＶIN2 が負の値で
あるとき、ＴｒＱ８が非動作、ＴｒＱ９が動作であるた
め、ドライブ回路７の出力ＯＵＴはロウレベルとなる。
とき、入力端子ＩＮ１，ＩＮ２の入力信号のレベルをＶ
IN1 ，ＶIN2 とすると、このレベル差ＶIN1 −ＶIN2 が
正の値であるとき、ＴｒＱ８が動作、ＴｒＱ９が非動作
であるため、ドライブ回路７の出力（ＯＵＴ）はハイレ
ベルとなる。逆に、レベル差ＶIN1 −ＶIN2 が負の値で
あるとき、ＴｒＱ８が非動作、ＴｒＱ９が動作であるた
め、ドライブ回路７の出力ＯＵＴはロウレベルとなる。
【０００６】次に、定電流回路８の電流Ｉ1 ，Ｉ2 につ
いて検討する。初めに、ドライブ回路７の出力（ＯＵ
Ｔ）がロウレベルのとき、ＴｒＱ９は飽和領域で動作し
ている。このときのＴｒＱ９のベース電流とコレクタ電
流の比を１：１０と設定する。この比およびＴｒＱ６の
エミッタ電流Ｉ2 とＩO の比はほぼ等しいと考えられる
ので、 Ｉ2 ：ＩO ＝１：１０ ……（１） と設定する。
いて検討する。初めに、ドライブ回路７の出力（ＯＵ
Ｔ）がロウレベルのとき、ＴｒＱ９は飽和領域で動作し
ている。このときのＴｒＱ９のベース電流とコレクタ電
流の比を１：１０と設定する。この比およびＴｒＱ６の
エミッタ電流Ｉ2 とＩO の比はほぼ等しいと考えられる
ので、 Ｉ2 ：ＩO ＝１：１０ ……（１） と設定する。
【０００７】また、ドライブ回路７の出力（ＯＵＴ）が
ハイレベルのとき、ＴｒＱ８は飽和領域で動作してい
る。このときのＴｒＱ８のベース電流とコレクタ電流の
比を１：１０に設定する。この比およびＴｒＱ５のエミ
ッタ電流Ｉ1 とＩ2 の比はほぼ等しいと考えられるの
で、 Ｉ1 ：Ｉ2 ＝１：１０ ……（２） と設定する。
ハイレベルのとき、ＴｒＱ８は飽和領域で動作してい
る。このときのＴｒＱ８のベース電流とコレクタ電流の
比を１：１０に設定する。この比およびＴｒＱ５のエミ
ッタ電流Ｉ1 とＩ2 の比はほぼ等しいと考えられるの
で、 Ｉ1 ：Ｉ2 ＝１：１０ ……（２） と設定する。
【０００８】ここで、システムの動作モードにおいて、
ＩO ＝１０ｍＡ、ＩS ≒Ｉ3 ＝１００μＡであるとき、
上述した（１），（２）式よりＩ1 ，Ｉ2 は、それぞれ
Ｉ1＝１００μＡ、Ｉ2 ＝１ｍＡとなる。すなわち、こ
のときのコンパレータ回路１ａ全体の消費電流Ｉ
CC1 （＝Ｉ1 ＋Ｉ2 ＋Ｉ3 ）は１．２ｍＡとなる。
ＩO ＝１０ｍＡ、ＩS ≒Ｉ3 ＝１００μＡであるとき、
上述した（１），（２）式よりＩ1 ，Ｉ2 は、それぞれ
Ｉ1＝１００μＡ、Ｉ2 ＝１ｍＡとなる。すなわち、こ
のときのコンパレータ回路１ａ全体の消費電流Ｉ
CC1 （＝Ｉ1 ＋Ｉ2 ＋Ｉ3 ）は１．２ｍＡとなる。
【０００９】従って、出力電流ＩO を増加させると、上
記の（１），（２）式を満たすように定電流Ｉ1 ，Ｉ2
を増加させる必要があり、その結果消費電流ＩCC1 が増
加する。このことから、出力電流ＩO とコンパレータ回
路１ａ全体の消費電流ＩCC1とは互いに相反する（トレ
ードオフ）項目として作用していることがわかる。
記の（１），（２）式を満たすように定電流Ｉ1 ，Ｉ2
を増加させる必要があり、その結果消費電流ＩCC1 が増
加する。このことから、出力電流ＩO とコンパレータ回
路１ａ全体の消費電流ＩCC1とは互いに相反する（トレ
ードオフ）項目として作用していることがわかる。
【００１０】一方、システムの待機モードのときは、前
述したように、制御端子ＣＴＬの電位をハイレベルにし
てＴｒＱ１０，Ｑ１１を動作させ、電流源ＩS の電流を
すべてＴｒＱ１０のコレクタ電流として消費する。従っ
て、ＴｒＱ５〜Ｑ７は動作せず、コンパレータ回路１ａ
は待機モードとなる。このとき、ＩS ＝１００μＡ、Ｖ
CC＝５Ｖ、ＴｒＱ１０のベース・エミッタ間電圧Ｖ
BEQ10 ＝０．７Ｖ、ＴｒＱ１１のコレクタ・エミッタ間
飽和電圧ＶCESATQ11＝０．１Ｖ、抵抗Ｒ２＝１００ＫΩ
とすると、制御電流ＩCTL は、ＩCTL ＝（ＶCC−Ｖ
BEQ10 −ＶCESATQ11）／Ｒ２＝４２μＡと表されるの
で、コンパレータ回路１ａの待機モードにおける消費電
流は、ＩCC2 ＝ＩS ＋ＩCTL ＝１００μＡ＋４２μＡ＝
１４２μＡとなる。
述したように、制御端子ＣＴＬの電位をハイレベルにし
てＴｒＱ１０，Ｑ１１を動作させ、電流源ＩS の電流を
すべてＴｒＱ１０のコレクタ電流として消費する。従っ
て、ＴｒＱ５〜Ｑ７は動作せず、コンパレータ回路１ａ
は待機モードとなる。このとき、ＩS ＝１００μＡ、Ｖ
CC＝５Ｖ、ＴｒＱ１０のベース・エミッタ間電圧Ｖ
BEQ10 ＝０．７Ｖ、ＴｒＱ１１のコレクタ・エミッタ間
飽和電圧ＶCESATQ11＝０．１Ｖ、抵抗Ｒ２＝１００ＫΩ
とすると、制御電流ＩCTL は、ＩCTL ＝（ＶCC−Ｖ
BEQ10 −ＶCESATQ11）／Ｒ２＝４２μＡと表されるの
で、コンパレータ回路１ａの待機モードにおける消費電
流は、ＩCC2 ＝ＩS ＋ＩCTL ＝１００μＡ＋４２μＡ＝
１４２μＡとなる。
【００１１】尚、上述したコンパレータ回路１ａの消費
電流（ＩCC）については、外部システムの動作／待機モ
ードが５０％、コンパレータ回路１ａのロウ／ハイ・デ
ューティーが１０％と想定している。すなわち、外部シ
ステムが動作と待機の状態を交互に同時間（５０％）ず
つ繰返えし、しかもこれら動作と待機の各状態それぞれ
におけるコンパレータ回路１ａの出力（ＯＵＴ）レベル
の時間比はロウレベルが１０％、ハイレベルが９０％と
仮定している。
電流（ＩCC）については、外部システムの動作／待機モ
ードが５０％、コンパレータ回路１ａのロウ／ハイ・デ
ューティーが１０％と想定している。すなわち、外部シ
ステムが動作と待機の状態を交互に同時間（５０％）ず
つ繰返えし、しかもこれら動作と待機の各状態それぞれ
におけるコンパレータ回路１ａの出力（ＯＵＴ）レベル
の時間比はロウレベルが１０％、ハイレベルが９０％と
仮定している。
【００１２】要するに、従来例ではコンパレータ回路を
除く他の周辺システムの動作／待機モードにコンパレー
タ回路が連動している。そのため、動作モードにおいて
は、コンパレータ回路出力のロウ／ハイに関係なく、消
費電流ＩCCは１．２ｍＡと一定である。また、待機モー
ドにおいて、コンパレータ回路へ入力信号は与えられて
いるが、コンパレータ回路自体が待機モードとなってい
るので、このときの消費電流ＩCCは１４２μＡである。
従って、上述した条件における平均消費電流ＩCCは６７
１μＡになる。
除く他の周辺システムの動作／待機モードにコンパレー
タ回路が連動している。そのため、動作モードにおいて
は、コンパレータ回路出力のロウ／ハイに関係なく、消
費電流ＩCCは１．２ｍＡと一定である。また、待機モー
ドにおいて、コンパレータ回路へ入力信号は与えられて
いるが、コンパレータ回路自体が待機モードとなってい
るので、このときの消費電流ＩCCは１４２μＡである。
従って、上述した条件における平均消費電流ＩCCは６７
１μＡになる。
【００１３】
【発明が解決しようとする課題】上述した従来のコンパ
レータ回路は、システムの動作／待機モードを指示する
ためにどうしても動作／待機状態信号入力端子（ＣＴ
Ｌ）を必要とするという欠点がある。
レータ回路は、システムの動作／待機モードを指示する
ためにどうしても動作／待機状態信号入力端子（ＣＴ
Ｌ）を必要とするという欠点がある。
【００１４】また、かかるコンパレータ回路は、その動
作／待機モードの切換えをシステムの動作／待機モード
に連動させているので、システムの動作モードにおいて
は、コンパレータ回路の出力状態、すなわちハイレベル
出力時あるいはロウレベル出力時にかかわらず、大電流
を消費するという欠点がある。
作／待機モードの切換えをシステムの動作／待機モード
に連動させているので、システムの動作モードにおいて
は、コンパレータ回路の出力状態、すなわちハイレベル
出力時あるいはロウレベル出力時にかかわらず、大電流
を消費するという欠点がある。
【００１５】すなわち、上述したようにシステムの動作
／待機モードのデューティ・サイクルを５０％としたと
きの消費電流の平均値は、ＩCC＝（ＩCC1 ＋ＩCC2 ）／
２＝（１．２ｍＡ＋１４２μＡ）／２＝６７１μＡとな
る。
／待機モードのデューティ・サイクルを５０％としたと
きの消費電流の平均値は、ＩCC＝（ＩCC1 ＋ＩCC2 ）／
２＝（１．２ｍＡ＋１４２μＡ）／２＝６７１μＡとな
る。
【００１６】本発明の目的は、かかる動作／待機状態信
号入力端子を不要にするとともに、平均消費電流を低減
することのできるコンパレータ回路を提供することにあ
る。
号入力端子を不要にするとともに、平均消費電流を低減
することのできるコンパレータ回路を提供することにあ
る。
【００１７】
【課題を解決するための手段】本発明のコンパレータ回
路は、二つの入力信号を比較しその差を増幅して出力す
る差動増幅器と、前記差動増幅器の出力を電流増幅する
電流増幅器と、前記電流増幅器の出力により駆動される
ドライブ回路と、前記差動増幅器および前記電流増幅器
に定電流を供給する定電流回路と、前記差動増幅器の出
力を検出して前記定電流回路を制御する定電流制御回路
とを有して構成される。
路は、二つの入力信号を比較しその差を増幅して出力す
る差動増幅器と、前記差動増幅器の出力を電流増幅する
電流増幅器と、前記電流増幅器の出力により駆動される
ドライブ回路と、前記差動増幅器および前記電流増幅器
に定電流を供給する定電流回路と、前記差動増幅器の出
力を検出して前記定電流回路を制御する定電流制御回路
とを有して構成される。
【００１８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の一実施例を示すコンパレー
タ回路の構成図である。図１に示すように、本実施例の
コンパレータ回路１は二つの入力端子ＩＮ１，ＩＮ２に
接続された差動増幅器５と、この差動増幅器５の出力を
電流増幅する電流増幅器６と、この電流増幅器６の出力
により駆動され且つ出力端子ＯＵＴに接続されたドライ
ブ回路７と、差動増幅器５及び電流増幅器６に定電流Ｉ
1 ，Ｉ2 を供給する定電流回路８と、差動増幅器５の出
力を検出して定電流回路８を制御する定電流制御回路２
とを有する。この定電流制御回路２は入力端子ＩＮ１，
ＩＮ２の信号レベル差、すなわち差動増幅器５の出力を
検出するスイッチ制御回路４と、この制御回路４に基ず
いてオン・オフされるスイッチ回路３とを備え、出力ド
ライブ電流ＩO が流れないときの定電流回路８の電流値
を制御する。かかるコンパレータ回路１において、差動
増幅器５；電流増幅器６；ドライブ回路７および定電流
回路８は、前述した図４の従来例と同様、それぞれＴｒ
Ｑ１〜Ｑ４；ＴｒＱ８；ＴｒＱ９およびＴｒＱ５〜Ｑ
７，電流源ＩS で構成される。本実施例では、定電流制
御回路２の構成を異ならせており、特にコンパレータ回
路周辺のシステムの動作／待機モードによってコンパレ
ータ回路１の動作・不動作を規定するのではなく、入力
端子ＩＮ１，ＩＮ２の信号レベル差の有無により、定電
流回路８の定電流を制御し、それにより平均した消費電
流を低減するものである。
て説明する。図１は本発明の一実施例を示すコンパレー
タ回路の構成図である。図１に示すように、本実施例の
コンパレータ回路１は二つの入力端子ＩＮ１，ＩＮ２に
接続された差動増幅器５と、この差動増幅器５の出力を
電流増幅する電流増幅器６と、この電流増幅器６の出力
により駆動され且つ出力端子ＯＵＴに接続されたドライ
ブ回路７と、差動増幅器５及び電流増幅器６に定電流Ｉ
1 ，Ｉ2 を供給する定電流回路８と、差動増幅器５の出
力を検出して定電流回路８を制御する定電流制御回路２
とを有する。この定電流制御回路２は入力端子ＩＮ１，
ＩＮ２の信号レベル差、すなわち差動増幅器５の出力を
検出するスイッチ制御回路４と、この制御回路４に基ず
いてオン・オフされるスイッチ回路３とを備え、出力ド
ライブ電流ＩO が流れないときの定電流回路８の電流値
を制御する。かかるコンパレータ回路１において、差動
増幅器５；電流増幅器６；ドライブ回路７および定電流
回路８は、前述した図４の従来例と同様、それぞれＴｒ
Ｑ１〜Ｑ４；ＴｒＱ８；ＴｒＱ９およびＴｒＱ５〜Ｑ
７，電流源ＩS で構成される。本実施例では、定電流制
御回路２の構成を異ならせており、特にコンパレータ回
路周辺のシステムの動作／待機モードによってコンパレ
ータ回路１の動作・不動作を規定するのではなく、入力
端子ＩＮ１，ＩＮ２の信号レベル差の有無により、定電
流回路８の定電流を制御し、それにより平均した消費電
流を低減するものである。
【００１９】すなわち、本実施例ではコンパレータ回路
１を除く他の周辺システムの動作／待機のモードにコン
パレータ回路１が連動していないため、周辺システムが
待機モードであってもコンパレータ回路１自体はいつも
動作している。そのときの消費電流ＩCCは出力電圧（Ｏ
ＵＴ）のロウ／ハイ・レベルにより変化する。
１を除く他の周辺システムの動作／待機のモードにコン
パレータ回路１が連動していないため、周辺システムが
待機モードであってもコンパレータ回路１自体はいつも
動作している。そのときの消費電流ＩCCは出力電圧（Ｏ
ＵＴ）のロウ／ハイ・レベルにより変化する。
【００２０】図２は図１における定電流制御回路の具体
的回路図である。図２に示すように、この定電流制御回
路２は、ＴｒＱ２のコレクタに接続される入力端子Ｔ1
をベースに接続したＴｒＱ１１および抵抗Ｒ３からなる
スイッチ制御回路４と、この抵抗Ｒ３の他端をベースに
接続し且つコレクタを出力端子Ｔ2 を介してＴｒＱ７の
コレクタに接続されるＴｒＱ１０からなるスイッチ回路
３とで構成される。また、ＴｒＱ１０のエミッタは電源
ＶCCに接続され、オン時には制御電流ＩCTL を供給す
る。
的回路図である。図２に示すように、この定電流制御回
路２は、ＴｒＱ２のコレクタに接続される入力端子Ｔ1
をベースに接続したＴｒＱ１１および抵抗Ｒ３からなる
スイッチ制御回路４と、この抵抗Ｒ３の他端をベースに
接続し且つコレクタを出力端子Ｔ2 を介してＴｒＱ７の
コレクタに接続されるＴｒＱ１０からなるスイッチ回路
３とで構成される。また、ＴｒＱ１０のエミッタは電源
ＶCCに接続され、オン時には制御電流ＩCTL を供給す
る。
【００２１】次に、上述した定電流制御回路２を中心に
してコンパレータ回路１の動作を説明する。まず、入力
端子ＩＮ１，ＩＮ２から供給される入力信号ＶIN1 ，Ｖ
IN2のレベル差をＶIN1 −ＶIN2 とすると、この値が正
の値の時のみスイッチ制御回路４はスイッチ回路３を動
作させ、スイッチ制御回路４を駆動できる範囲でＴｒＱ
７のエミッタ電流Ｉ3 を減少させる。それに伴ない、Ｔ
ｒＱ５，ＴｒＱ６のエミッタ電流Ｉ1 ，Ｉ2 もそれぞれ
減少する。尚、これらの電流Ｉ1 ，Ｉ2 は、前述した
（２）式の関係を保ったまま減少するので、出力端子Ｏ
ＵＴはハイレベルを出力する。
してコンパレータ回路１の動作を説明する。まず、入力
端子ＩＮ１，ＩＮ２から供給される入力信号ＶIN1 ，Ｖ
IN2のレベル差をＶIN1 −ＶIN2 とすると、この値が正
の値の時のみスイッチ制御回路４はスイッチ回路３を動
作させ、スイッチ制御回路４を駆動できる範囲でＴｒＱ
７のエミッタ電流Ｉ3 を減少させる。それに伴ない、Ｔ
ｒＱ５，ＴｒＱ６のエミッタ電流Ｉ1 ，Ｉ2 もそれぞれ
減少する。尚、これらの電流Ｉ1 ，Ｉ2 は、前述した
（２）式の関係を保ったまま減少するので、出力端子Ｏ
ＵＴはハイレベルを出力する。
【００２２】ここで、例えばＩS ＝１００μＡ、Ｉ1 ＝
１００μＡ、Ｉ2 ＝１ｍＡ、Ｉ3 ＝１００μＡと設定
し、Ｉ1 ，Ｉ2 ，Ｉ3 をそれぞれ１／１０に減少させる
ならば、Ｉ1 ＝１０μＡ、Ｉ2 ＝１００μＡ、Ｉ3 ＝１
０μＡとなる。このため、ハイレベル出力時の消費電流
ＩCC2 は、ＴｒＱ１０の電流増幅率ｈFE＝１００とする
と、ＩCTL はＩCTL ＝（ＩS −Ｉ3 ）／ｈFE＝０．９μ
Ａとなるので、ＩCC2 ＝Ｉ1 ＋Ｉ2 ＋ＩS ＋ＩCTL ＝１
０μＡ＋１００μＡ＋１００μＡ＋０．９μＡ＝２１
０．９μＡとなる。
１００μＡ、Ｉ2 ＝１ｍＡ、Ｉ3 ＝１００μＡと設定
し、Ｉ1 ，Ｉ2 ，Ｉ3 をそれぞれ１／１０に減少させる
ならば、Ｉ1 ＝１０μＡ、Ｉ2 ＝１００μＡ、Ｉ3 ＝１
０μＡとなる。このため、ハイレベル出力時の消費電流
ＩCC2 は、ＴｒＱ１０の電流増幅率ｈFE＝１００とする
と、ＩCTL はＩCTL ＝（ＩS −Ｉ3 ）／ｈFE＝０．９μ
Ａとなるので、ＩCC2 ＝Ｉ1 ＋Ｉ2 ＋ＩS ＋ＩCTL ＝１
０μＡ＋１００μＡ＋１００μＡ＋０．９μＡ＝２１
０．９μＡとなる。
【００２３】一方、ロウレベル出力時の消費電流ＩCC1
は、ＩCC1 ＝Ｉ1 ＋Ｉ2 ＋Ｉ3 ＝１００μＡ＋１ｍＡ＋
１００μＡ＝１．２ｍＡとなる。
は、ＩCC1 ＝Ｉ1 ＋Ｉ2 ＋Ｉ3 ＝１００μＡ＋１ｍＡ＋
１００μＡ＝１．２ｍＡとなる。
【００２４】それ故、コンパレータ回路１のロウ／ハイ
レベルのデューティを１０％とすると、消費電流ＩCCの
平均値は ＩCC＝ＩCC1 ×０．１＋ＩCC2 ×０．９＝３０９．８μ
Ａ となる。
レベルのデューティを１０％とすると、消費電流ＩCCの
平均値は ＩCC＝ＩCC1 ×０．１＋ＩCC2 ×０．９＝３０９．８μ
Ａ となる。
【００２５】このように、本実施例によれば、従来例と
比較しても平均消費電流を半分以下に低減することがで
きる。
比較しても平均消費電流を半分以下に低減することがで
きる。
【００２６】図３は本発明の他の実施例を示すコンパレ
ータ回路図である。図３に示すように、本実施例のコン
パレータ回路１は、前述した一実施例が差動増幅器５の
出力を検出して定電流回路８を制御していたのに対し、
差動増幅器の二入力の電位の変化を検出して定電流回路
を制御するようにしたものである。このために、本実施
例は入力端子ＩＮ１，ＩＮ２に並列に接続され且つ二つ
の入力信号を比較しその差を増幅して出力する二つの差
動増幅器５Ａ，５Ｂと、一方の差動増幅器５Ａの出力を
電流増幅する電流増幅器６と、この電流増幅器６の出力
により駆動されるドライブ回路７と、差動増幅器５Ａお
よび電流増幅器６にそれぞれ定電流Ｉ1，Ｉ2 を供給す
る第一の定電流回路８Ａと、他方の差動増幅器５Ｂに定
電流を供給する第二の定電流回路８Ｂと、差動増幅器５
Ｂの出力を検出して第一の定電流回路８Ａを制御する定
電流制御回路２とを有する。
ータ回路図である。図３に示すように、本実施例のコン
パレータ回路１は、前述した一実施例が差動増幅器５の
出力を検出して定電流回路８を制御していたのに対し、
差動増幅器の二入力の電位の変化を検出して定電流回路
を制御するようにしたものである。このために、本実施
例は入力端子ＩＮ１，ＩＮ２に並列に接続され且つ二つ
の入力信号を比較しその差を増幅して出力する二つの差
動増幅器５Ａ，５Ｂと、一方の差動増幅器５Ａの出力を
電流増幅する電流増幅器６と、この電流増幅器６の出力
により駆動されるドライブ回路７と、差動増幅器５Ａお
よび電流増幅器６にそれぞれ定電流Ｉ1，Ｉ2 を供給す
る第一の定電流回路８Ａと、他方の差動増幅器５Ｂに定
電流を供給する第二の定電流回路８Ｂと、差動増幅器５
Ｂの出力を検出して第一の定電流回路８Ａを制御する定
電流制御回路２とを有する。
【００２７】これら各回路のうち、差動増幅器５Ａ，電
流増幅器６，ドライブ回路７，第一の定電流回路８Ａ
は、前述した図１の回路と同様の構成であり、新たに追
加した差動増幅器５Ｂ；定電流回路８ＢはそれぞれＴｒ
Ｑ１２〜Ｑ１５；Ｑ１６，Ｑ１７および電流源ＩS2から
なり、また定電流制御回路２は差動増幅器５Ｂの出力を
ベースに供給されるＴｒＱ１８，抵抗Ｒ４およびスイッ
チ用のＴｒＱ１９からなる。
流増幅器６，ドライブ回路７，第一の定電流回路８Ａ
は、前述した図１の回路と同様の構成であり、新たに追
加した差動増幅器５Ｂ；定電流回路８ＢはそれぞれＴｒ
Ｑ１２〜Ｑ１５；Ｑ１６，Ｑ１７および電流源ＩS2から
なり、また定電流制御回路２は差動増幅器５Ｂの出力を
ベースに供給されるＴｒＱ１８，抵抗Ｒ４およびスイッ
チ用のＴｒＱ１９からなる。
【００２８】尚、本実施例では差動増幅器５Ｂと定電流
回路８Ｂを定電流制御回路２とは分離して説明するが、
これらの差動増幅器５Ｂ，定電流回路８Ｂを定電流制御
回路２に一体化してもよい。
回路８Ｂを定電流制御回路２とは分離して説明するが、
これらの差動増幅器５Ｂ，定電流回路８Ｂを定電流制御
回路２に一体化してもよい。
【００２９】次に、上述したコンパレータ回路１の動作
について説明する。まず、入力端子ＩＮ１の電位レベル
が入力端子ＩＮ２の電位レベルより低いとき、制御用Ｔ
ｒＱ１８を介して定電流制御回路２の出力Ｔｒであるス
イッチＴｒＱ１９が遮断する。このため、電流源ＩS1に
基ずきＴｒＱ５，Ｑ６はコレクタ電流Ｉ1 ，Ｉ2 を供給
されるので駆動され、コンパレータ回路１の出力ＴｒＱ
９はオンとなる。
について説明する。まず、入力端子ＩＮ１の電位レベル
が入力端子ＩＮ２の電位レベルより低いとき、制御用Ｔ
ｒＱ１８を介して定電流制御回路２の出力Ｔｒであるス
イッチＴｒＱ１９が遮断する。このため、電流源ＩS1に
基ずきＴｒＱ５，Ｑ６はコレクタ電流Ｉ1 ，Ｉ2 を供給
されるので駆動され、コンパレータ回路１の出力ＴｒＱ
９はオンとなる。
【００３０】一方、入力端子ＩＮ１の電位レベルが入力
端子ＩＮ２の電位レベルより高いとき、定電流制御回路
２の制御用ＴｒＱ１９は飽和するので、定電流回路８Ａ
の電流源ＩS1はすべて制御用ＴｒＱ１９のコレクタ電流
として流れる。従って、ＴｒＱ５〜Ｑ７は遮断され、出
力ＴｒＱ９はオフとなる。
端子ＩＮ２の電位レベルより高いとき、定電流制御回路
２の制御用ＴｒＱ１９は飽和するので、定電流回路８Ａ
の電流源ＩS1はすべて制御用ＴｒＱ１９のコレクタ電流
として流れる。従って、ＴｒＱ５〜Ｑ７は遮断され、出
力ＴｒＱ９はオフとなる。
【００３１】ここで、具体的な消費電流について検討す
るために、ＩS1＝１００μＡ、Ｉ1＝１００μＡ、Ｉ2
＝１ｍＡ、Ｉ4 ＝Ｉ5 ＝１０μＡ、ＶCC＝５Ｖ、ＴｒＱ
１９のベース・エミッタ間電圧ＶBEQ19 ＝０．７Ｖ、Ｔ
ｒＱ１８のコレクタ・エミッタ間飽和電圧ＶCESATQ18＝
０．１Ｖ、抵抗Ｒ４＝１００ＫΩとすると、ＩCTL ＝
（ＶCC−ＶBEQ19 −ＶCESATQ18）／Ｒ４と表されるの
で、出力ＴｒＱ９オフ時の消費電流ＩCC3 は、 ＩCC3 ＝Ｉ4 ＋Ｉ5 ＋ＩCTL ＋ＩS1＝１６２μＡ となる。
るために、ＩS1＝１００μＡ、Ｉ1＝１００μＡ、Ｉ2
＝１ｍＡ、Ｉ4 ＝Ｉ5 ＝１０μＡ、ＶCC＝５Ｖ、ＴｒＱ
１９のベース・エミッタ間電圧ＶBEQ19 ＝０．７Ｖ、Ｔ
ｒＱ１８のコレクタ・エミッタ間飽和電圧ＶCESATQ18＝
０．１Ｖ、抵抗Ｒ４＝１００ＫΩとすると、ＩCTL ＝
（ＶCC−ＶBEQ19 −ＶCESATQ18）／Ｒ４と表されるの
で、出力ＴｒＱ９オフ時の消費電流ＩCC3 は、 ＩCC3 ＝Ｉ4 ＋Ｉ5 ＋ＩCTL ＋ＩS1＝１６２μＡ となる。
【００３２】また、出力ＴｒＱ９オン時の消費電流Ｉ
CC4 は、 ＩCC4 ＝Ｉ1 ＋Ｉ2 ＋Ｉ4 ＋Ｉ5 ＋ＩS1＝１．２２ｍＡ となる。
CC4 は、 ＩCC4 ＝Ｉ1 ＋Ｉ2 ＋Ｉ4 ＋Ｉ5 ＋ＩS1＝１．２２ｍＡ となる。
【００３３】従って、例えばコンパレータ回路１のロウ
／ハイデューティを１０％とすると、消費電流の平均値
ＩCCは ＩCC＝ＩCC3 ×０．９＋ＩCC4 ×０．１＝２６７．８μ
Ａ となる。
／ハイデューティを１０％とすると、消費電流の平均値
ＩCCは ＩCC＝ＩCC3 ×０．９＋ＩCC4 ×０．１＝２６７．８μ
Ａ となる。
【００３４】このように、本実施例によれば、従来例と
比較しても平均消費電流で６０％の低減をはかることが
できる。
比較しても平均消費電流で６０％の低減をはかることが
できる。
【００３５】上述した二つの実施例においては、各回路
の素子をバイポーラトランジスタを用いて構成したが、
これらをＭＯＳトランジスタを用いて構成してもよく、
またバイポーラトランジスタとＭＯＳトランジスタを組
合わせて構成してもよい。
の素子をバイポーラトランジスタを用いて構成したが、
これらをＭＯＳトランジスタを用いて構成してもよく、
またバイポーラトランジスタとＭＯＳトランジスタを組
合わせて構成してもよい。
【００３６】
【発明の効果】以上説明したように、本発明のコンパレ
ータ回路は、待機モードの実現を差動増幅器の出力もし
くは差動増幅器の二入力の電位差に応じて定電流回路を
制御することにより、動作／待機モード切換端子を不要
にするとともに、平均消費電流を低減することができる
という効果がある。特に、出力トランジスタのオン・オ
フ・デューティが低いときに有効である。
ータ回路は、待機モードの実現を差動増幅器の出力もし
くは差動増幅器の二入力の電位差に応じて定電流回路を
制御することにより、動作／待機モード切換端子を不要
にするとともに、平均消費電流を低減することができる
という効果がある。特に、出力トランジスタのオン・オ
フ・デューティが低いときに有効である。
【図１】本発明の一実施例を示すコンパレータ回路の構
成図である。
成図である。
【図２】図１における定電流制御回路の具体的回路図で
ある。
ある。
【図３】本発明の他の実施例を示すコンパレータ回路図
である。
である。
【図４】従来の一例を示すコンパレータ回路の構成図で
ある。
ある。
１ コンパレータ回路 ２ 定電流制御回路 ３ スイッチ回路 ４ スイッチ制御回路 ５ 差動増幅器 ６ 電流増幅器 ７ ドライブ回路 ８ 定電流回路
Claims (7)
- 【請求項１】 二つの入力信号を比較しその差を増幅し
て出力する差動増幅器と、前記差動増幅器の出力を電流
増幅する電流増幅器と、前記電流増幅器の出力により駆
動されるドライブ回路と、前記差動増幅器および前記電
流増幅器に定電流を供給する定電流回路と、前記差動増
幅器の出力を検出して前記定電流回路を制御する定電流
制御回路とを有することを特徴とするコンパレータ回
路。 - 【請求項２】 前記定電流制御回路は、前記定電流回路
と電源間に接続されるスイッチ回路と、前記差動増幅器
の出力に基ずいて前記スイッチ回路を制御するスイッチ
制御回路とで構成した請求項１記載のコンパレータ回
路。 - 【請求項３】 前記スイッチ回路はスイッチングトラン
ジスタを用い且つ前記スイッチ制御回路は前記差動増幅
器の出力をベースに供給する制御トランジスタを用い、
前記制御トランジスタのコレクタは抵抗素子を介して前
記スイッチングトランジスタのベースに接続される請求
項２記載のコンパレータ回路。 - 【請求項４】 二つの入力信号を比較しその差を増幅し
て出力する差動増幅器と、前記差動増幅器の出力を電流
増幅する電流増幅器と、前記電流増幅器の出力により駆
動されるドライブ回路と、前記差動増幅器および前記電
流増幅器に定電流を供給する定電流回路と、前記差動増
幅器の二入力の電位の変化を検出して前記定電流回路を
制御する定電流制御回路とを有することを特徴とするコ
ンパレータ回路。 - 【請求項５】 前記定電流制御回路は、前記定電流回路
と電源間に接続されるスイッチングトランジスタと、前
記差動増幅器の二入力の電位の変化に基ずいて前記スイ
ッチ回路を制御するスイッチ制御回路とで構成した請求
項４記載のコンパレータ回路。 - 【請求項６】 前記スイッチ回路はスイッチングトラン
ジスタを用い且つ前記スイッチ制御回路は前記差動増幅
器の出力をベースに供給する制御トランジスタを用い、
前記制御トランジスタのコレクタは抵抗素子を介して前
記スイッチングトランジスタのベースに接続される請求
項５記載のコンパレータ回路。 - 【請求項７】 二つの入力信号を比較しその差を増幅し
て出力する第一および第二の差動増幅器と、前記第一の
差動増幅器の出力を電流増幅する電流増幅器と、前記電
流増幅器の出力により駆動されるドライブ回路と、前記
第一の差動増幅器および前記電流増幅器に定電流を供給
する第一の定電流回路と、前記第二の差動増幅器に定電
流を供給する第二の定電流回路と、前記第二の差動増幅
器の出力を検出して前記第一の定電流回路を制御する定
電流制御回路とを有することを特徴とするコンパレータ
回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6206450A JP2681001B2 (ja) | 1994-08-31 | 1994-08-31 | コンパレータ回路 |
| US08/521,851 US5642062A (en) | 1994-08-31 | 1995-08-31 | Comparator circuit operating on variable current |
| DE69505625T DE69505625T2 (de) | 1994-08-31 | 1995-08-31 | Schaltungsanordnung für einen mit variablem Strom arbeitenden Komparator |
| KR1019950027880A KR0147930B1 (ko) | 1994-08-31 | 1995-08-31 | 비교기 회로 |
| EP95113722A EP0706263B1 (en) | 1994-08-31 | 1995-08-31 | Comparator circuit operating on variable current |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6206450A JP2681001B2 (ja) | 1994-08-31 | 1994-08-31 | コンパレータ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0878975A true JPH0878975A (ja) | 1996-03-22 |
| JP2681001B2 JP2681001B2 (ja) | 1997-11-19 |
Family
ID=16523580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6206450A Expired - Lifetime JP2681001B2 (ja) | 1994-08-31 | 1994-08-31 | コンパレータ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5642062A (ja) |
| EP (1) | EP0706263B1 (ja) |
| JP (1) | JP2681001B2 (ja) |
| KR (1) | KR0147930B1 (ja) |
| DE (1) | DE69505625T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7511537B2 (en) | 2006-11-07 | 2009-03-31 | Freescale Semiconductor, Inc. | Comparator circuit for reducing current consumption by suppressing glitches during a transitional period |
| JP2009171397A (ja) * | 2008-01-18 | 2009-07-30 | Sony Corp | 固体撮像素子、およびカメラシステム |
Families Citing this family (8)
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|---|---|---|---|---|
| DE19708203C2 (de) * | 1997-02-28 | 1998-12-03 | Siemens Ag | Komparatorschaltung |
| KR100267760B1 (ko) * | 1997-03-10 | 2000-11-01 | 김영환 | 차동전압 비교회로 |
| US6111445A (en) * | 1998-01-30 | 2000-08-29 | Rambus Inc. | Phase interpolator with noise immunity |
| US6429716B1 (en) * | 1998-12-14 | 2002-08-06 | Ati International Srl | Pre-buffer voltage level shifting circuit and method |
| US6411159B1 (en) * | 2000-07-21 | 2002-06-25 | Stmicroelectronics, Inc. | Circuit for controlling current levels in differential logic circuitry |
| JP2007116568A (ja) * | 2005-10-24 | 2007-05-10 | Niigata Seimitsu Kk | 差動増幅器 |
| US7554402B2 (en) * | 2007-11-01 | 2009-06-30 | Analog Devices, Inc. | High CMR amplifier topology |
| US9461562B1 (en) * | 2012-02-24 | 2016-10-04 | Cypress Semiconductor Corporation | Low voltage detector |
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| JPH03154507A (ja) * | 1989-10-31 | 1991-07-02 | Internatl Business Mach Corp <Ibm> | 増幅器 |
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| ATE136702T1 (de) * | 1991-09-25 | 1996-04-15 | Bell Telephone Mfg | Differenzverstärkeranordnung |
| US5367211A (en) * | 1993-06-28 | 1994-11-22 | Harris Corporation | Differential amplifier with hysteresis |
-
1994
- 1994-08-31 JP JP6206450A patent/JP2681001B2/ja not_active Expired - Lifetime
-
1995
- 1995-08-31 US US08/521,851 patent/US5642062A/en not_active Expired - Fee Related
- 1995-08-31 DE DE69505625T patent/DE69505625T2/de not_active Expired - Fee Related
- 1995-08-31 EP EP95113722A patent/EP0706263B1/en not_active Expired - Lifetime
- 1995-08-31 KR KR1019950027880A patent/KR0147930B1/ko not_active IP Right Cessation
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| US7683307B2 (en) | 2008-01-18 | 2010-03-23 | Sony Corporation | Solid state image pickup element and camera system |
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Also Published As
| Publication number | Publication date |
|---|---|
| US5642062A (en) | 1997-06-24 |
| DE69505625D1 (de) | 1998-12-03 |
| EP0706263A1 (en) | 1996-04-10 |
| DE69505625T2 (de) | 1999-06-17 |
| KR0147930B1 (ko) | 1998-12-01 |
| JP2681001B2 (ja) | 1997-11-19 |
| EP0706263B1 (en) | 1998-10-28 |
| KR960009401A (ko) | 1996-03-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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