KR100267760B1 - 차동전압 비교회로 - Google Patents

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Abstract

차동전압 비교회로에 관한 것으로서, 다수개의 MOS FET로 구성되고, 입력전압(Vin+, Vin-)을 인가받아 4배의 입력전압을 발생하는 제 1 및 제 2 입력전압 발생부와 제 1 및 제 2 입력전압 발생부에서 출력되는 전압을 비교하는 비교부와 비교부에서 비교된 전압을 선택적으로 출력하는 선택출력부를 구성하여 전체적인 전력소모를 줄이고, 레이아웃 상의 면적을 줄일 수 있도록 한 것이다.

Description

차동전압 비교회로
본 발명은 비교기에 관한 것으로서, 특히 집적회로의 면적을 최소화함과 동시에 전력소모를 줄일 수 있도록 한 차동전압 비교회로에 관한 것이다.
일반적으로 비교기는 일정한 기준전압과 아날로그 입력을 비교하여 크고 작음을 판별해주는 역할을 한다.
도 1은 종래기술에 따른 차동전압 비교회로를 나타낸 회로도이다.
도 1를 참조하면, 종래기술에 따른 차동전압 비교회로는 전원전압(VDD) 단자에 PMOS(P1), PMOS(P2), PMOS(P3) 및 PMOS(P4)의 드레인단자가 연결되어 있고, PMOS(P1) 및 PMOS(P2)의 게이트단자에 공통으로 클럭(CLK)단자가 연결되어 있으며, PMOS(P1)의 소오스단자에 PMOS(P3)의 소오스단자 및 NMOS(N1)의 드레인단자가 연결되어 있다.
또한, PMOS(P2)의 소오스단자에 PMOS(P4)의 소오스단자가 및 NMOS(N2)의 드레인단자가 연결되어 있다.
상기 PMOS(P3)의 소오스단자에 PMOS(P4) 및 NMOS(N2)의 게이트단자가 공통으로 연결됨과 동시에 출력단자(out a)가 연결되어 있다.
상기 PMOS(P4)의 소오스단자에 PMOS(P3) 및 NMOS(N1)의 게이트단자가 공통으로 연결됨과 동시에 출력단자(out b)가 연결되어 있다.
그리고 NMOS(N1)의 소오스단자에 NMOS(N3)의 드레인단자가 연결되어 있고, NMOS(N2)의 소오스단자에 NMOS(N4)의 드레인단자가 연결되어 있으며, 상기 클럭단자에 NMOS(N3) 및 NMOS(P4)의 게이트단자가 공통으로 연결되어 있다.
상기 NMOS(N3)의 소오스단자에 NMOS(N5) 및 NMOS(N6)의 드레인단자가 연결되어 있고, NMOS(N5) 및 NMOS(N6)의 소오스단자가 접지되어 있으며, NMOS(N5)의 게이트단자에 기준전압(Vrn)을 인가받아
Figure kpo00001
기준전압만 발생하는
Figure kpo00002
Vrn발생부(10)가 연결되어 있다.
또한, NMOS(N6)의 게이트단자에 전압(Vin+)단자가 연결되어 있다.
그리고 상기 NMOS(N4)의 소오스단자에 NMOS(N7) 및 NMOS(N8)의 드레인단자가 연결되어 있고, NMOS(N7) 및 NMOS(N8)의 소오스단자가 접지되어 있으며, NMOS(N8)의 게이트단자에 기준전압(Vrp)을 인가받아
Figure kpo00003
기준전압만 발생하는
Figure kpo00004
Vrp발생부(11)가 연결되어 있다.
또한, NMOS(N7)의 게이트단자에 전압(Vin-)단자가 연결되어 있다.
상기Vrn발생부(10)와
Figure kpo00006
Vrp발생부(11)는 캐패시터나 레지스터로 구성된다.
이와 같이 구성된 종래기술에 따른 차동전압 비교회로의 동작을 설명하면 다음과 같다.
먼저, 입력 클럭(CLK)신호가 로우(Low)일때, PMOS(P1) 및 PMOS(P2)가 턴온되고, NMOS(N3) 및 NMOS(N4)는 오프된다.
따라서, 차동전압 비교회로는 동작을 하지 않는다.
이때, 출력단자 out a 및 out b는 하이 상태를 유지한다.
또한, 입력 클럭신호가 하이(High)일때, PMOS(P1) 및 PMOS(P2)가 오프되고, NMOS(N3) 및 NMOS(N4)는 턴온된다.
상기 NMOS(N3) 및 NMOS(N4)의 턴온됨과 동시에 NMOS(N6) 및 NMOS(N7)의 게이트단자로 입력전압(Vin+, Vin-)이 각각 인가되고, NMOS(N5) 및 NMOS(N8)의 게이트단자로
Figure kpo00007
Vrn발생부(10) 및
Figure kpo00008
Vrp발생부(11)에서 발생되는
Figure kpo00009
전압이 각각 인가된다.
이때, Vin+＋
Figure kpo00010
Vrn 〉Vin-＋
Figure kpo00011
Vrp 이라면, NMOS(N3)에 흐르는 전류가 NMOS(N4)에 흐르는 전류보다 크다.
또한, NMOS(N1) 및 NMOS(N2)에 바이어스가 항상 가해지고 있어서 상기 전류차이에 의해 출력단자 out a에 로우 전압이 출력되고, 출력단자 out b에 하이 전압이 출력된다.
이와 같이 구성된 종래기술에 따른 차동전압 비교회로는 비교 기준 전압을 생성하기 위해 부가회로를 사용함으로써 회로동작이 복잡해지고 레이아웃시 많은 면적을 차지하게 되며 매칭(Maching)등 여러가지 문제점이 있다.
본 발명은 이와 같은 종래기술에 따른 문제점을 해결하기 위하여 안출한 것으로서, 본 발명의 목적은 비교 기준전압을 생성하기 위한 캐패시터나 레지스터를 사용한 별도의 회로를 사용하지 않고 MOS FET만을 사용함으로써 레이아웃 상의 면적을 줄이 수 있고, 공정상에도 정확하게 매칭시킬 수 있는 차동전압 비교회로를 제공함에 있다.
도 1은 종래기술에 따른 차동전압 비교회로를 나타낸 회로도,
도 2는 본 발명에 따른 차동전압 비교회로를 나타낸 회로도이다.
＜도면의 주요부분에 대한 부호의 설명＞
P1 ∼ P4 : PMOS N1 ∼ N14 : NMOS
20 : 제 1 입력전압 발생부21 : 제 2 입력전압 발생부
본 발명에 따른 차동전압 비교회로의 특징은, 입력전압을 인가받아 4배의 입력전압을 발생하는 제 1 및 제 2 입력전압 발생부를 구비하여 전체적인 전력소모를 줄이고, 레이아웃 상의 면적을 줄이는데 있다.
이하, 본 발명에 따른 차동전압 비교회로의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
도 2는 본 발명에 따른 차동전압 비교회로를 나타낸 회로도이다.
도 2를 참조하면, 본 발명에 따른 차동전압 비교회로는 전원전압(VDD) 단자에 PMOS(P1), PMOS(P2), PMOS(P3) 및 PMOS(P4)의 드레인단자가 연결되어 있고, PMOS(P1) 및 PMOS(P2)의 게이트단자에 공통으로 클럭(CLK)단자가 연결되어 있으며, PMOS(P1)의 소오스단자에 PMOS(P3)의 소오스단자 및 NMOS(N1)의 드레인단자가 연결되어 있다.
또한, PMOS(P2)의 소오스단자에 PMOS(P4)의 소오스단자가 및 NMOS(N2)의 드레인단자가 연결되어 있다.
상기 PMOS(P3)의 소오스단자에 PMOS(P4) 및 NMOS(N2)의 게이트단자가 공통으로 연결됨과 동시에 출력단자(out a)가 연결되어 있다.
상기 PMOS(P4)의 소오스단자에 PMOS(P3) 및 NMOS(N1)의 게이트단자가 공통으로 연결됨과 동시에 출력단자(out b)가 연결되어 있다.
그리고 NMOS(N1)의 소오스단자에 NMOS(N3)의 드레인단자가 연결되어 있고, NMOS(N2)의 소오스단자에 NMOS(N4)의 드레인단자가 연결되어 있으며, 상기 클럭단자에 NMOS(N3) 및 NMOS(N4)의 게이트단자가 공통으로 연결되어 있다.
상기 NMOS(N3)의 소오스단자에 NMOS(N9)의 드레인단자가 연결되어 있고, NMOS(N9)의 소오스단자가 접지되어 있으며, 상기 NMOS(N9)의 드레인단자에 제 1 입력전압 발생부(20)가 연결되어 있다.
또한, NMOS(N9)의 게이트단자에 기준전압(Vrn) 단자가 연결되어 있다.
그리고 상기 NMOS(N4)의 소오스단자에 NMOS(N14)의 드레인단자가 연결되어 있고, NMOS(N14)의 소오스단자가 접지되어 있으며, 상기 NMOS(N14)의 드레인단자에 제 2 입력전압 발생부(21)가 연결되어 있다.
또한, NMOS(N14)의 게이트단자에 기준전압(Vrn) 단자가 연결되어 있다.
상기 제 1 입력전압 발생부(20)는 상기 NMOS(N9)의 드레인단자에 NMOS(N5), NMOS(N6), NMOS(N7) 및 NMOS(N8)의 드레인단자가 연결되어 있고, 상기 NMOS(N9)의 소오스단자에 NMOS(N5), NMOS(N6), NMOS(N7) 및 NMOS(N8)의 소오스단자가 연결되어 있다.
상기 제 2 입력전압 발생부(21)는 상기 NMOS(N14)의 드레인단자에 NMOS(N10), NMOS(N11), NMOS(N12) 및 NMOS(N13)의 드레인단자가 연결되어 있고, 상기 NMOS(N14)의 소오스단자에 NMOS(N10), NMOS(N11), NMOS(N12) 및 NMOS(N13)의 소오스단자가 연결되어 있다.
이와 같이 구성된 본 발명에 따른 차동전압 비교회로의 동작을 설명하면 다음과 같다.
먼저, 입력 클럭(CLK)신호가 로우(Low)일때, PMOS(P1) 및 PMOS(P2)가 턴온되고, NMOS(N3) 및 NMOS(N4)는 오프된다.
따라서, 차동전압 비교회로는 동작을 하지 않는다.
이때, 출력단자 out a 및 out b는 하이 상태를 유지한다.
또한, 입력 클럭신호가 하이(High)일때, PMOS(P1) 및 PMOS(P2)가 오프되고, NMOS(N3) 및 NMOS(N4)는 턴온된다.
상기 NMOS(N3) 및 NMOS(N4)의 턴온됨과 동시에 NMOS(N9) 및 NMOS(N14)의 게이트단자로 기준전압(Vrn, Vrp)이 각각 인가되고, 제 1 입력전압 발생부(20)인 NMOS(N5), NMOS(N6), NMOS(N7) 및 NMOS(N8)의 게이트단자로 입력전압(Vin+)이 각각 인가된다.
또한, 제 2 입력전압 발생부(21)인 NMOS(N10), NMOS(N11), NMOS(N12) 및 NMOS(N13)의 게이트단자로 입력전압(Vin-)이 각각 인가된다.
상기 NMOS(N5)(N6)(N7)(N8)의 공핍영역의 조절에 따라 입력전압(Vin+)의 4배 입력전압을 NMOS(N3)로 인가한다.
그리고 NMOS(N10)(N11)(N12)(N13)의 공핍영역의 조절에 따라 입력전압(Vin-)의 4배 입력전압을 NMOS(N4)로 인가한다.
이때, Vin+＋ Vrn 〉Vin-＋ Vrp 이라면, NMOS(N3)에 흐르는 전류가 NMOS(N4)에 흐르는 전류보다 크다.
또한, NMOS(N1) 및 NMOS(N2)에 바이어스가 항상 가해지고 있어서 상기 전류차이에 의해 출력단자 out a에 로우 전압이 출력되고, 출력단자 out b에 하이 전압이 출력된다.
즉, 입력전압인 Vin+, Vin-의 전압 차이에 따라 내부의 포지티브 피드백에 의해서 출력단자 out a 및 out b에 하이 또는 로우가 출력된다.
상기 출력단자 out a 및 out b에 하이 또는 로우가 출력되면, 상기 출력된 값은 셋팅(setting)되고, 제 1 및 제 2 입력전압 발생부(20)(21)에 전류가 흐르지 않아 소모전력이 매우적은 비교기가 된다.
본 발명에 따른 차동전압 비교회로는 전체적인 전력소모를 줄일 수 있고, 레이아웃 상의 면적을 줄일 수 있으며, 공정상에 정확한 매핑을 할 수 있는 효과가 있다.

Claims (2)

  1. 비교 기준 전압을 발생하는 비교기에 있어서,
    다수개의 MOS FET로 구성되고, 입력전압(Vin+, Vin-)을 인가받아 4배의 입력전압을 발생하는 제 1 및 제 2 입력전압 발생부와;
    상기 제 1 및 제 2 입력전압 발생부에서 출력되는 전압을 비교하는 비교부와;
    상기 비교부에서 비교된 전압을 선택적으로 출력하는 선택출력부를 포함하여 구성됨을 특징으로 하는 차동전압 비교회로.
  2. 제 1 항에 있어서,
    상기 MOS FET의 공핍영역을 조절할 수 있음을 특징으로 하는 차동전압 비교회로.
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* Cited by examiner, † Cited by third party
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KR960009401A (ko) * 1994-08-31 1996-03-22 가네꼬 히사시 비교기 회로

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