JPH0851208A - 自己整合基体接点を有するｓｏｉトランジスタおよび製造方法 - Google Patents
自己整合基体接点を有するｓｏｉトランジスタおよび製造方法Info
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- JPH0851208A JPH0851208A JP7162653A JP16265395A JPH0851208A JP H0851208 A JPH0851208 A JP H0851208A JP 7162653 A JP7162653 A JP 7162653A JP 16265395 A JP16265395 A JP 16265395A JP H0851208 A JPH0851208 A JP H0851208A
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Abstract
(57)【要約】
【目的】 本発明の目的は、ゲート延長部を通る自己整
合本体接点を有するＳＯＩトランジスタを形成すること
により、面積の増大を最小にし、しかも従来の技術のよ
うに本体接点をソース中に貫通させる必要のない本体接
点を形成することにある。 【構成】 ソース（１１６）およびドレイン（１１４）
を隆起させて初期開口を画定し、コンフォーマル層（１
２０）を付着させ、これをエッチングして開口を画定す
る側壁を形成し、これらの側壁を使用して接点開口をエ
ッチングして、絶縁側壁を支持する側壁支持部材を画定
し、コレクタ電極をゲートからもソースおよびドレイン
からも分離する。
合本体接点を有するＳＯＩトランジスタを形成すること
により、面積の増大を最小にし、しかも従来の技術のよ
うに本体接点をソース中に貫通させる必要のない本体接
点を形成することにある。 【構成】 ソース（１１６）およびドレイン（１１４）
を隆起させて初期開口を画定し、コンフォーマル層（１
２０）を付着させ、これをエッチングして開口を画定す
る側壁を形成し、これらの側壁を使用して接点開口をエ
ッチングして、絶縁側壁を支持する側壁支持部材を画定
し、コレクタ電極をゲートからもソースおよびドレイン
からも分離する。
Description
【０００１】
【産業上の利用分野】本発明は、部分空乏型または完全
空乏型ＳＯＩトランジスタを有する回路を含む、薄膜Ｓ
ＯＩ集積回路に関するものである。
空乏型ＳＯＩトランジスタを有する回路を含む、薄膜Ｓ
ＯＩ集積回路に関するものである。
【０００２】
【従来の技術】当技術分野では、部分空乏型ＳＯＩトラ
ンジスタのＩ−Ｖ曲線におけるいわゆる「キンク（ｋｉ
ｎｋ）」と、寄生ラッチアップの問題を解決するための
経済的な方法が求められてきた。これらの問題はいずれ
も、ＳＯＩトランジスタの基体がある電位に接続されな
い限り浮遊するという事実に関係する。
ンジスタのＩ−Ｖ曲線におけるいわゆる「キンク（ｋｉ
ｎｋ）」と、寄生ラッチアップの問題を解決するための
経済的な方法が求められてきた。これらの問題はいずれ
も、ＳＯＩトランジスタの基体がある電位に接続されな
い限り浮遊するという事実に関係する。
【０００３】さらに、完全空乏型ＮチャネルＳＯＩ Ｍ
ＯＳＦＥＴは、Ｅ．Ｐ．フェルプレーグ（Ver Ploeg）
らがＩＥＤＭ（１９９２年）のｐ．３３に報告している
ように、固有の寄生ｎ−ｐ−ｎバイポーラ・トランジス
タ効果が存在するため、ドレイン破壊電圧が低いという
問題がある。
ＯＳＦＥＴは、Ｅ．Ｐ．フェルプレーグ（Ver Ploeg）
らがＩＥＤＭ（１９９２年）のｐ．３３に報告している
ように、固有の寄生ｎ−ｐ−ｎバイポーラ・トランジス
タ効果が存在するため、ドレイン破壊電圧が低いという
問題がある。
【０００４】ＳＯＩトランジスタの基体に接点を作成す
る様々な方法が知られているが、それらは所定のトラン
ジスタ幅で処理できる電流の量が減少したり、過剰な空
間を占めるなど、様々な欠点を有する。
る様々な方法が知られているが、それらは所定のトラン
ジスタ幅で処理できる電流の量が減少したり、過剰な空
間を占めるなど、様々な欠点を有する。
【０００５】
【発明が解決しようとする課題】本発明の目的は、従来
の技術の欠点をなくしたＳＯＩトランジスタを提供する
ことにある。
の技術の欠点をなくしたＳＯＩトランジスタを提供する
ことにある。
【０００６】
【課題を解決するための手段】本発明は、ゲートを貫通
して形成された自己整合基体接点を有するＳＯＩトラン
ジスタに関するものであり、これにより、接点のための
面積の増大が極めて少なくなり、かつ基体接点をソース
中に貫通させる従来の技術の方式のように、ソースを基
体に結合する必要がなくなる。
して形成された自己整合基体接点を有するＳＯＩトラン
ジスタに関するものであり、これにより、接点のための
面積の増大が極めて少なくなり、かつ基体接点をソース
中に貫通させる従来の技術の方式のように、ソースを基
体に結合する必要がなくなる。
【０００７】
【実施例】ＳＯＩトランジスタの基体浮遊の問題の解決
（本体接点の形成）は、原理的には簡単であるが、実施
は困難である。基体への接続は可能であるが、ソースま
たはドレインを貫通して接点を設けるとすれば、トラン
ジスタの幅を減少させなければならず、トランジスタの
外側に接点を設けるとすれば、不必要な面積を占めるこ
とになる。本発明によるトランジスタは、ゲートを貫通
する基体接点を使用することによりスペースを節減する
ことができる。
（本体接点の形成）は、原理的には簡単であるが、実施
は困難である。基体への接続は可能であるが、ソースま
たはドレインを貫通して接点を設けるとすれば、トラン
ジスタの幅を減少させなければならず、トランジスタの
外側に接点を設けるとすれば、不必要な面積を占めるこ
とになる。本発明によるトランジスタは、ゲートを貫通
する基体接点を使用することによりスペースを節減する
ことができる。
【０００８】図１３は、本発明により製造したトランジ
スタの上面図で、ゲート延長部２１０に自己整合基体接
点２１２を有する、ゲート１１０で分離されたソース１
１６とドレイン１１４を示す。図１ないし図４は、図１
３の基体接点が形成される場所の、線１Ｄ−１Ｄで切断
した断面を示す。ＳＯＩウェーハは、下部基板１０、Ｓ
ＯＩ酸化物（ＳｉＯ2）層５０、およびパターン形成し
た後、層１０２の不要部分を酸化して酸化物６０を形成
する従来の工程により分離した、第１導電型に不純物が
ドープされた薄いシリコン層１０２の部分を備える。例
示的実施例では、ソースとドレインの間の線１Ｄ−１Ｄ
に沿った長さは約１μｍ以上であり、線２Ｄ−２Ｄに沿
ったＭＯＳデバイスの対応するゲート長は０．５μｍ未
満である。この例では、層１０２の厚みは８０ｎｍ未満
とする。
スタの上面図で、ゲート延長部２１０に自己整合基体接
点２１２を有する、ゲート１１０で分離されたソース１
１６とドレイン１１４を示す。図１ないし図４は、図１
３の基体接点が形成される場所の、線１Ｄ−１Ｄで切断
した断面を示す。ＳＯＩウェーハは、下部基板１０、Ｓ
ＯＩ酸化物（ＳｉＯ2）層５０、およびパターン形成し
た後、層１０２の不要部分を酸化して酸化物６０を形成
する従来の工程により分離した、第１導電型に不純物が
ドープされた薄いシリコン層１０２の部分を備える。例
示的実施例では、ソースとドレインの間の線１Ｄ−１Ｄ
に沿った長さは約１μｍ以上であり、線２Ｄ−２Ｄに沿
ったＭＯＳデバイスの対応するゲート長は０．５μｍ未
満である。この例では、層１０２の厚みは８０ｎｍ未満
とする。
【０００９】図２はいくつかの中間工程後の同じ部分を
示す図である。５〜１０ｎｍのゲート酸化物１０１、ト
ランジスタ・ゲートを形成するための多結晶シリコン
（ポリシリコン）層１１０（１００〜２００ｎｍの範
囲）、および保護窒化物（Ｓｉ3Ｎ4）のゲート誘電体１
０７（１２ｎｍ）からなる従来のゲート・スタックが形
成され、ソース１１６およびドレイン１１４はそれぞれ
第２導電型のドーパントを注入することにより形成さ
れ、アニーリングが行われている。
示す図である。５〜１０ｎｍのゲート酸化物１０１、ト
ランジスタ・ゲートを形成するための多結晶シリコン
（ポリシリコン）層１１０（１００〜２００ｎｍの範
囲）、および保護窒化物（Ｓｉ3Ｎ4）のゲート誘電体１
０７（１２ｎｍ）からなる従来のゲート・スタックが形
成され、ソース１１６およびドレイン１１４はそれぞれ
第２導電型のドーパントを注入することにより形成さ
れ、アニーリングが行われている。
【００１０】図３では、ゲート・スタックの縁部に薄い
（１０ｎｍ）酸化物層を成長させた後、３０ｎｍのＣＶ
Ｄ酸化物層を付着させ、エッチングして外部のゲート側
壁スペーサ１１５を従来の方法により形成させたところ
を示す。
（１０ｎｍ）酸化物層を成長させた後、３０ｎｍのＣＶ
Ｄ酸化物層を付着させ、エッチングして外部のゲート側
壁スペーサ１１５を従来の方法により形成させたところ
を示す。
【００１１】これらの外部スペーサは、ＬＤＤのソース
およびドレインを形成するのに使用するだけではなく、
次の工程でソースおよびドレインの上の開口中に、１５
０ｎｍのドーピングしたＣＶＤポリシリコンを選択的に
付着させることによって形成される、ポリシリコンの隆
起したソース接点部材１０６およびドレイン接点部材１
０８から、ゲートを分離する働きもする。ソース接点部
材１０６およびドレイン接点部材１０８の上部は、熱酸
化物キャップ７０（１２０ｎｍ）でシールされる。この
例示的実施例では、キャップ酸化物は、後の工程で自己
整合開口を画定するのに十分な量だけゲート誘電体１０
７より上に突出している。ゲートの上に、ゲートを保護
するのに十分な厚み（ゲートの厚みの半分を超える厚
み）のＣＶＤ窒化物１２０のコンフォーマル層（図４）
を付着させると、この図に示す工程が完了する。
およびドレインを形成するのに使用するだけではなく、
次の工程でソースおよびドレインの上の開口中に、１５
０ｎｍのドーピングしたＣＶＤポリシリコンを選択的に
付着させることによって形成される、ポリシリコンの隆
起したソース接点部材１０６およびドレイン接点部材１
０８から、ゲートを分離する働きもする。ソース接点部
材１０６およびドレイン接点部材１０８の上部は、熱酸
化物キャップ７０（１２０ｎｍ）でシールされる。この
例示的実施例では、キャップ酸化物は、後の工程で自己
整合開口を画定するのに十分な量だけゲート誘電体１０
７より上に突出している。ゲートの上に、ゲートを保護
するのに十分な厚み（ゲートの厚みの半分を超える厚
み）のＣＶＤ窒化物１２０のコンフォーマル層（図４）
を付着させると、この図に示す工程が完了する。
【００１２】図５ないし図８は、同じ工程をゲートに適
用した場合を、図１３の線２Ｄ−２Ｄの断面図で示した
ものである。図８で、窒化物１２０の側壁がほぼゲート
１１０上にあることに注目されたい。図１３の点線で示
したブロックアウト・マスク１８０は、必須のものでは
ないが、図４および図８に示す工程の後に、基体接点部
分（図１３の２１２）のみを露出させ、ゲートを保護す
るために任意選択で使用される。図８の点線１２５は、
窒化物１２０の厚みが、側壁がオーバーラップ厚みに達
するのに十分な厚みになった時点の状況を示す。この場
合、任意選択のブロックアウト・マスクは不要である。
この例示的実施例では、ゲートの上面がソースとドレイ
ンの間で公称２５０ｎｍで、窒化物１２０の厚みが１５
０ｎｍであれば、ブロックアウト・マスクがなくても開
口のエッチングの間、ゲートは保護される。
用した場合を、図１３の線２Ｄ−２Ｄの断面図で示した
ものである。図８で、窒化物１２０の側壁がほぼゲート
１１０上にあることに注目されたい。図１３の点線で示
したブロックアウト・マスク１８０は、必須のものでは
ないが、図４および図８に示す工程の後に、基体接点部
分（図１３の２１２）のみを露出させ、ゲートを保護す
るために任意選択で使用される。図８の点線１２５は、
窒化物１２０の厚みが、側壁がオーバーラップ厚みに達
するのに十分な厚みになった時点の状況を示す。この場
合、任意選択のブロックアウト・マスクは不要である。
この例示的実施例では、ゲートの上面がソースとドレイ
ンの間で公称２５０ｎｍで、窒化物１２０の厚みが１５
０ｎｍであれば、ブロックアウト・マスクがなくても開
口のエッチングの間、ゲートは保護される。
【００１３】図９は、適当なガスを使用して従来の窒化
物、ポリシリコン、酸化物の３段階反応性イオン・エッ
チング（ＲＩＥ）により、窒化物層１２０および１０７
とポリシリコン層１１０を、基体接点２１２を収納する
開口２１２'を残してシリコン層１０２までエッチング
した後の、同じ領域の線１Ｄ−１Ｄの断面を示す。この
段階で、側壁部材は、ゲート酸化物１０１上のゲート・
ポリシリコン１１０と、窒化物１２０で形成された上部
側壁２０５とからなり、側壁部材２０５は外部側壁１１
５によりソースおよびドレインから分離されている。当
業者には、基体接点をゲート延長部２１０から分離する
対応する側壁が開口２１２'内に必要なことは明白であ
ろう。
物、ポリシリコン、酸化物の３段階反応性イオン・エッ
チング（ＲＩＥ）により、窒化物層１２０および１０７
とポリシリコン層１１０を、基体接点２１２を収納する
開口２１２'を残してシリコン層１０２までエッチング
した後の、同じ領域の線１Ｄ−１Ｄの断面を示す。この
段階で、側壁部材は、ゲート酸化物１０１上のゲート・
ポリシリコン１１０と、窒化物１２０で形成された上部
側壁２０５とからなり、側壁部材２０５は外部側壁１１
５によりソースおよびドレインから分離されている。当
業者には、基体接点をゲート延長部２１０から分離する
対応する側壁が開口２１２'内に必要なことは明白であ
ろう。
【００１４】次の工程は図１０に示すもので、内壁およ
びゲート延長部開口２１２'の底部に延びるコンフォー
マルＣＶＤ窒化物（または酸化物・窒化物）層１３０
が、ウェーハ上に付着されている。数字１１７で示す部
分は、ポリシリコン１１０の内面、および開口を画定す
る間に露出する層１０２の上部に、層１３０を付着させ
る前に任意選択で再酸化させる部分を示す。誘電層１３
０に従来のＲＩＥ法により方向性エッチングを施して、
基板に達するまで垂直エッチングをし、図１１に示すよ
うな側壁１３２を形成する。最後に、ポリシリコン層１
４０を付着させ、適当なドーパントでドーピングし、パ
ターン形成およびアニーリングを行って、図１２に示す
ような基体接点を形成する。基体接点用のドーパント
は、基体と同じ極性（Ｎ−ＦＥＴの場合はＰ型）でなけ
ればならない。基体接点１４０は、シリコン層１０２で
ある基体に接触し、基体の少数キャリアを集めて外部へ
流すコレクタ電極として働くことができる。
びゲート延長部開口２１２'の底部に延びるコンフォー
マルＣＶＤ窒化物（または酸化物・窒化物）層１３０
が、ウェーハ上に付着されている。数字１１７で示す部
分は、ポリシリコン１１０の内面、および開口を画定す
る間に露出する層１０２の上部に、層１３０を付着させ
る前に任意選択で再酸化させる部分を示す。誘電層１３
０に従来のＲＩＥ法により方向性エッチングを施して、
基板に達するまで垂直エッチングをし、図１１に示すよ
うな側壁１３２を形成する。最後に、ポリシリコン層１
４０を付着させ、適当なドーパントでドーピングし、パ
ターン形成およびアニーリングを行って、図１２に示す
ような基体接点を形成する。基体接点用のドーパント
は、基体と同じ極性（Ｎ−ＦＥＴの場合はＰ型）でなけ
ればならない。基体接点１４０は、シリコン層１０２で
ある基体に接触し、基体の少数キャリアを集めて外部へ
流すコレクタ電極として働くことができる。
【００１５】ゲート接点と、ソース接点およびドレイン
接点は、従来のどの方法で形成してもよく、その後、好
適なバックエンド処理を使用して、回路を完成させるこ
とができる。
接点は、従来のどの方法で形成してもよく、その後、好
適なバックエンド処理を使用して、回路を完成させるこ
とができる。
【００１６】当業者は、ゲート延長部２１０の長さは重
要ではないことを理解するであろう。というのは、ゲー
ト延長部２１０が占める活性領域の部分がトランジスタ
を通る電流には寄与しないので、ソースおよびドレイン
の延長部上に、必要なだけ延ばすことができるためであ
る。すなわち、ゲート延長部２１０は、快適な許容差を
設けるのに十分広くすることができるので、開口２１
２'をゲート延長部２１０に整合させることは容易にな
る。
要ではないことを理解するであろう。というのは、ゲー
ト延長部２１０が占める活性領域の部分がトランジスタ
を通る電流には寄与しないので、ソースおよびドレイン
の延長部上に、必要なだけ延ばすことができるためであ
る。すなわち、ゲート延長部２１０は、快適な許容差を
設けるのに十分広くすることができるので、開口２１
２'をゲート延長部２１０に整合させることは容易にな
る。
【００１７】開口２１２'を包囲する側壁支持部材２０
５を形成するゲート１１０の延長部は、内部および外部
の側壁を支持し、これにより自己整合開口が可能にな
る。
５を形成するゲート１１０の延長部は、内部および外部
の側壁を支持し、これにより自己整合開口が可能にな
る。
【００１８】２個以上のゲートを結合させたファン・ア
ウトその他の回路の場合、ゲート１１０のポリシリコン
は、ゲートの軸に沿って延び、隣接するトランジスタの
ゲート（図１３では点線１１０'で示す）を形成し、し
たがって同じ基体接点を両方のトランジスタに使用する
ことにより、スペースを節約することができる。
ウトその他の回路の場合、ゲート１１０のポリシリコン
は、ゲートの軸に沿って延び、隣接するトランジスタの
ゲート（図１３では点線１１０'で示す）を形成し、し
たがって同じ基体接点を両方のトランジスタに使用する
ことにより、スペースを節約することができる。
【００１９】当業者には、トランジスタのゲートが共通
の点で合体して基体接点を共用する、多数の配置が使用
できることが理解できるであろう。それぞれのゲートが
共通の軸上に配置された２個のトランジスタの上記の例
のほかに、ソースおよびドレインを通って延びる軸に沿
って心違いの平行な２個のゲートに、垂直な軸に沿って
２個のゲートを連結するゲート延長部を設けることもで
きる。
の点で合体して基体接点を共用する、多数の配置が使用
できることが理解できるであろう。それぞれのゲートが
共通の軸上に配置された２個のトランジスタの上記の例
のほかに、ソースおよびドレインを通って延びる軸に沿
って心違いの平行な２個のゲートに、垂直な軸に沿って
２個のゲートを連結するゲート延長部を設けることもで
きる。
【００２０】あるいは、幅が均一なゲート内に基体接点
の開口を形成することが望ましいこともある。その場
合、開口２１２は、ゲートのパターン形成を行うのと同
じ工程で形成すると、開口をゲートに正しく整合させる
ことができる。この場合、基体接点が基体と同じ極性を
有する必要があるため、ソースおよびドレインの注入
中、必須ではないブロックアウト・マスクで開口を覆う
ことが必要になる。
の開口を形成することが望ましいこともある。その場
合、開口２１２は、ゲートのパターン形成を行うのと同
じ工程で形成すると、開口をゲートに正しく整合させる
ことができる。この場合、基体接点が基体と同じ極性を
有する必要があるため、ソースおよびドレインの注入
中、必須ではないブロックアウト・マスクで開口を覆う
ことが必要になる。
【００２１】さらに別の方法では、ソースおよびドレイ
ンの注入後、層１２０の付着前に開口２１２を形成する
ことにより、層１２０が必要な分離側壁を形成し、層１
３０を省略することができる。
ンの注入後、層１２０の付着前に開口２１２を形成する
ことにより、層１２０が必要な分離側壁を形成し、層１
３０を省略することができる。
【００２２】当業者は、本開示に照らして容易に本発明
の修正例を考案することができよう。特許請求の範囲は
上記の実施例に限定されるものではない。
の修正例を考案することができよう。特許請求の範囲は
上記の実施例に限定されるものではない。
【００２３】
【発明の効果】本発明により接点のための面積の増大を
極めて少なくし、またソースを基体に接合する必要がな
く、トランジスタの幅を減少させることもないという従
来にない自己整合基体接点を有するＳＯＩトランジスタ
が実現できた。
極めて少なくし、またソースを基体に接合する必要がな
く、トランジスタの幅を減少させることもないという従
来にない自己整合基体接点を有するＳＯＩトランジスタ
が実現できた。
【図面の簡単な説明】
【図１】本発明によるＳＯＩトランジスタの一部である
本体接点を示す断面図である。
本体接点を示す断面図である。
【図２】本発明によるＳＯＩトランジスタの一部である
本体接点を示す断面図である。
本体接点を示す断面図である。
【図３】本発明によるＳＯＩトランジスタの一部である
本体接点を示す断面図である。
本体接点を示す断面図である。
【図４】本発明によるＳＯＩトランジスタの一部である
本体接点を示す断面図である。
本体接点を示す断面図である。
【図５】本発明によるＳＯＩトランジスタのゲートを示
す断面図である。
す断面図である。
【図６】本発明によるＳＯＩトランジスタのゲートを示
す断面図である。
す断面図である。
【図７】本発明によるＳＯＩトランジスタのゲートを示
す断面図である。
す断面図である。
【図８】本発明によるＳＯＩトランジスタのゲートを示
す断面図である。
す断面図である。
【図９】工程の後半における本体接点の一部を示す断面
図である。
図である。
【図１０】工程の後半における本体接点の一部を示す断
面図である。
面図である。
【図１１】工程の後半における本体接点の一部を示す断
面図である。
面図である。
【図１２】工程の後半における本体接点の一部を示す断
面図である。
面図である。
【図１３】図１ないし図１２のトランジスタの上面図で
ある。
ある。
１０ 基板 ５０ ＳＯＩ酸化物層 ６０ 酸化物 １０１ ゲート酸化物 １０２ シリコン層 １０６ ソース接点 １０７ ゲート誘電体 １０８ ドレイン接点 １１０ 多結晶シリコン層 １１４ ドレイン １１６ ソース １２０ ＣＶＤ窒化物
───────────────────────────────────────────────────── フロントページの続き (72)発明者 タキ・ナセル・ブーティ アメリカ合衆国12545 ニューヨーク州ミ ルブルック キラーン・ロード ボックス 132 (72)発明者 チャン＝ミン・シエ アメリカ合衆国12524 ニューヨーク州フ ィッシュキル スターミル・ロード 78 (72)発明者 ルイ・ル＝チェン・シュー アメリカ合衆国12524 ニューヨーク州フ ィッシュキル クロスビー・コート ７
Claims (4)
- 【請求項１】絶縁基板上に設けられたシリコン層中に活
性トランジスタ領域を画定する工程と、 ゲート酸化物、ゲートおよびゲート誘電体を備えるゲー
ト・スタックを形成する工程と、 上記ゲート・スタックをパターン形成して、ゲート延長
部を有するゲートを画定し、さらに上記活性領域中に上
記ゲートに隣接してソース領域とドレイン領域を画定す
る工程と、 上記ゲートの縁部に絶縁ゲート側壁を形成する工程と、 上記ソースおよびドレインの上に、上記絶縁ゲート側壁
によって上記ゲートから絶縁されたソース接点部材およ
びドレイン接点部材を形成する工程と、 上記ソース接点部材およびドレイン接点部材の上に、上
記ゲート誘電体の上面より高い位置に上面を有し、上記
ゲート延長部に隣接した側壁画定用縁部を有するキャッ
プ誘電体を形成する工程と、 上記ゲート誘電体およびキャップ誘電体の上に、開口画
定用の第１のコンフォーマル誘電体層を付着させ、上記
ゲート誘電体の上に、上記コンフォーマル誘電体層で覆
われた底部を有する開口位置を画定し、上記キャップ誘
電体の上記側壁画定用縁部の上に内部開口側壁を画定す
る工程と、 上記第１のコンフォーマル誘電体層と、上記ゲート延長
部を通して方向性エッチングを行って、開口を形成し、
上記内部開口側壁の位置に側壁部材を形成する工程と、 上記開口中に延びる第２のコンフォーマル誘電体層を付
着させる工程と、 上記第２のコンフォーマル誘電体層の方向性エッチング
を行って、上記開口の内壁上に絶縁性の内部側壁を有す
る基体接点開口を形成する工程とを含むＳＯＩ電界効果
トランジスタの製造方法。 - 【請求項２】上記ゲート誘電体が窒化物層で形成され、
上記ソース接点部材およびドレイン接点部材が多結晶シ
リコンで形成され、キャップ誘電体が熱酸化により形成
された酸化物であり、上記キャップ誘電体が上記ソース
およびドレインの上に自己整合することを特徴とする、
請求項１に記載の方法。 - 【請求項３】上記第１のコンフォーマル誘電体層と上記
ゲート延長部とを通して方向性エッチングを行う上記工
程の後に、上記ゲートの露出部分を酸化させる工程を含
むことを特徴とする、請求項１に記載の方法。 - 【請求項４】絶縁基板上に設けられたシリコン層と、上
記シリコン層に間隔をあけて形成されたソースおよびド
レインと、 上記ソースおよびドレインの間の上記シリコン層の領域
上にゲート絶縁体を介して形成されたゲートと、 上記ゲートに接続され、上記ゲート絶縁体を介して上記
シリコン層上に形成されたゲート延長部と、 上記ソースおよびドレインに設けられたソース接点部材
およびドレイン接点部材と、 上記ゲート延長部を貫通して上記シリコン層と接触する
ように形成され、絶縁側壁により上記ゲートから分離さ
れている上記基体接点とを備えるＳＯＩ電界効果トラン
ジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US268380 | 1994-06-29 | ||
| US08/268,380 US5405795A (en) | 1994-06-29 | 1994-06-29 | Method of forming a SOI transistor having a self-aligned body contact |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0851208A true JPH0851208A (ja) | 1996-02-20 |
| JP3127101B2 JP3127101B2 (ja) | 2001-01-22 |
Family
ID=23022741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07162653A Expired - Fee Related JP3127101B2 (ja) | 1994-06-29 | 1995-06-28 | Ｓｏｉ電界効果トランジスタおよびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (3) | US5405795A (ja) |
| EP (1) | EP0690514A3 (ja) |
| JP (1) | JP3127101B2 (ja) |
| KR (1) | KR0141522B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007324530A (ja) * | 2006-06-05 | 2007-12-13 | Oki Electric Ind Co Ltd | 半導体装置 |
Families Citing this family (99)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5587604A (en) * | 1994-09-22 | 1996-12-24 | International Business Machines Corporation | Contacted body silicon-on-insulator field effect transistor |
| US5710450A (en) * | 1994-12-23 | 1998-01-20 | Intel Corporation | Transistor with ultra shallow tip and method of fabrication |
| US5986311A (en) * | 1997-05-19 | 1999-11-16 | Citizen Watch Company, Ltd. | Semiconductor device having recrystallized source/drain regions |
| US5872733A (en) * | 1995-06-06 | 1999-02-16 | International Business Machines Corporation | Ramp-up rate control circuit for flash memory charge pump |
| KR0150105B1 (ko) * | 1995-06-20 | 1998-12-01 | 김주용 | 반도체 소자의 트랜지스터 제조방법 |
| KR0176202B1 (ko) * | 1996-04-09 | 1999-04-15 | 김광호 | 에스.오.아이형 트랜지스터 및 그 제조방법 |
| US5821575A (en) * | 1996-05-20 | 1998-10-13 | Digital Equipment Corporation | Compact self-aligned body contact silicon-on-insulator transistor |
| JP3441330B2 (ja) | 1997-02-28 | 2003-09-02 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US6133608A (en) * | 1997-04-23 | 2000-10-17 | International Business Machines Corporation | SOI-body selective link method and apparatus |
| US6160292A (en) * | 1997-04-23 | 2000-12-12 | International Business Machines Corporation | Circuit and methods to improve the operation of SOI devices |
| DE19718167C1 (de) * | 1997-04-29 | 1998-06-18 | Siemens Ag | MOS-Transistor und Verfahren zu dessen Herstellung |
| US6444432B1 (en) * | 1997-06-13 | 2002-09-03 | Alan M. Kleinfeld | Method of detection of cardiac ischemia using fatty acid binding protein |
| TW406374B (en) | 1997-07-17 | 2000-09-21 | Ibm | Method for forming transistors with raised source and drains and device formed thereby |
| US5981148A (en) * | 1997-07-17 | 1999-11-09 | International Business Machines Corporation | Method for forming sidewall spacers using frequency doubling hybrid resist and device formed thereby |
| KR100248507B1 (ko) * | 1997-09-04 | 2000-03-15 | 윤종용 | 소이 트랜지스터 및 그의 제조 방법 |
| US5811855A (en) * | 1997-12-29 | 1998-09-22 | United Technologies Corporation | SOI combination body tie |
| KR100521120B1 (ko) * | 1998-02-13 | 2005-10-12 | 가부시끼가이샤 히다치 세이사꾸쇼 | 반도체소자의 표면처리방법 및 장치 |
| US6410369B1 (en) | 1998-04-22 | 2002-06-25 | International Business Machines Corporation | Soi-body selective link method and apparatus |
| US6060749A (en) * | 1998-04-23 | 2000-05-09 | Texas Instruments - Acer Incorporated | Ultra-short channel elevated S/D MOSFETS formed on an ultra-thin SOI substrate |
| US6097056A (en) * | 1998-04-28 | 2000-08-01 | International Business Machines Corporation | Field effect transistor having a floating gate |
| TW432545B (en) | 1998-08-07 | 2001-05-01 | Ibm | Method and improved SOI body contact structure for transistors |
| US6387739B1 (en) * | 1998-08-07 | 2002-05-14 | International Business Machines Corporation | Method and improved SOI body contact structure for transistors |
| US6316808B1 (en) | 1998-08-07 | 2001-11-13 | International Business Machines Corporation | T-Gate transistor with improved SOI body contact structure |
| US7013305B2 (en) | 2001-10-01 | 2006-03-14 | International Business Machines Corporation | Managing the state of coupling facility structures, detecting by one or more systems coupled to the coupling facility, the suspended state of the duplexed command, detecting being independent of message exchange |
| US6150834A (en) * | 1998-11-12 | 2000-11-21 | International Business Machines Corporation | Elimination of SOI parasitic bipolar effect |
| US6281737B1 (en) | 1998-11-20 | 2001-08-28 | International Business Machines Corporation | Method and apparatus for reducing parasitic bipolar current in a silicon-on-insulator transistor |
| US6180984B1 (en) * | 1998-12-23 | 2001-01-30 | Honeywell Inc. | Integrated circuit impedance device and method of manufacture therefor |
| US6157216A (en) * | 1999-04-22 | 2000-12-05 | International Business Machines Corporation | Circuit driver on SOI for merged logic and memory circuits |
| US6154091A (en) * | 1999-06-02 | 2000-11-28 | International Business Machines Corporation | SOI sense amplifier with body contact structure |
| KR100301246B1 (ko) * | 1999-06-30 | 2001-11-01 | 박종섭 | 반도체 소자의 제조 방법 |
| US6609214B1 (en) | 1999-08-23 | 2003-08-19 | International Business Machines Corporation | Method, system and program products for copying coupling facility structures |
| US6274446B1 (en) | 1999-09-28 | 2001-08-14 | International Business Machines Corporation | Method for fabricating abrupt source/drain extensions with controllable gate electrode overlap |
| FR2799307B1 (fr) * | 1999-10-01 | 2002-02-15 | France Telecom | Dispositif semi-conducteur combinant les avantages des architectures massives et soi, procede de fabrication |
| US6339005B1 (en) | 1999-10-22 | 2002-01-15 | International Business Machines Corporation | Disposable spacer for symmetric and asymmetric Schottky contact to SOI MOSFET |
| US6521959B2 (en) * | 1999-10-25 | 2003-02-18 | Samsung Electronics Co., Ltd. | SOI semiconductor integrated circuit for eliminating floating body effects in SOI MOSFETs and method of fabricating the same |
| KR100343288B1 (ko) | 1999-10-25 | 2002-07-15 | 윤종용 | 에스오아이 모스 트랜지스터의 플로팅 바디 효과를제거하기 위한 에스오아이 반도체 집적회로 및 그 제조방법 |
| US6429056B1 (en) * | 1999-11-22 | 2002-08-06 | International Business Machines Corporation | Dynamic threshold voltage devices with low gate to substrate resistance |
| US6368903B1 (en) | 2000-03-17 | 2002-04-09 | International Business Machines Corporation | SOI low capacitance body contact |
| KR100340878B1 (ko) * | 2000-06-28 | 2002-06-20 | 박종섭 | 에스오아이 소자의 제조방법 |
| US6429477B1 (en) | 2000-10-31 | 2002-08-06 | International Business Machines Corporation | Shared body and diffusion contact structure and method for fabricating same |
| JP2002261292A (ja) * | 2000-12-26 | 2002-09-13 | Toshiba Corp | 半導体装置及びその製造方法 |
| US6395589B1 (en) * | 2001-02-12 | 2002-05-28 | Advanced Micro Devices, Inc. | Fabrication of fully depleted field effect transistor with high-K gate dielectric in SOI technology |
| US6406951B1 (en) * | 2001-02-12 | 2002-06-18 | Advanced Micro Devices, Inc. | Fabrication of fully depleted field effect transistor with raised source and drain in SOI technology |
| US6888198B1 (en) * | 2001-06-04 | 2005-05-03 | Advanced Micro Devices, Inc. | Straddled gate FDSOI device |
| US6642579B2 (en) * | 2001-08-28 | 2003-11-04 | International Business Machines Corporation | Method of reducing the extrinsic body resistance in a silicon-on-insulator body contacted MOSFET |
| US6531375B1 (en) | 2001-09-18 | 2003-03-11 | International Business Machines Corporation | Method of forming a body contact using BOX modification |
| US6804502B2 (en) | 2001-10-10 | 2004-10-12 | Peregrine Semiconductor Corporation | Switch circuit and method of switching radio frequency signals |
| US6774437B2 (en) * | 2002-01-07 | 2004-08-10 | International Business Machines Corporation | Fin-based double poly dynamic threshold CMOS FET with spacer gate and method of fabrication |
| US6495429B1 (en) * | 2002-01-23 | 2002-12-17 | International Business Machines Corporation | Controlling internal thermal oxidation and eliminating deep divots in SIMOX by chlorine-based annealing |
| US6677645B2 (en) * | 2002-01-31 | 2004-01-13 | International Business Machines Corporation | Body contact MOSFET |
| US20030222308A1 (en) * | 2002-05-30 | 2003-12-04 | Taiwan Semiconductor Manufacturing Co., Ltd. | SOI MOSFET with compact body-tied-source structure |
| US6960810B2 (en) * | 2002-05-30 | 2005-11-01 | Honeywell International Inc. | Self-aligned body tie for a partially depleted SOI device structure |
| US6677190B1 (en) * | 2002-08-29 | 2004-01-13 | Texas Instruments Incorporated | Self-aligned body contact in a semiconductor device |
| US6905919B2 (en) * | 2003-07-29 | 2005-06-14 | Chartered Semiconductor Manufacturing Ltd. | Method of forming a partially depleted silicon on insulator (PDSOI) transistor with a pad lock body extension |
| US7719343B2 (en) | 2003-09-08 | 2010-05-18 | Peregrine Semiconductor Corporation | Low noise charge pump method and apparatus |
| EP1774620B1 (en) | 2004-06-23 | 2014-10-01 | Peregrine Semiconductor Corporation | Integrated rf front end |
| JP4851718B2 (ja) * | 2005-01-28 | 2012-01-11 | 株式会社東芝 | 半導体装置 |
| US7309901B2 (en) * | 2005-04-27 | 2007-12-18 | International Business Machines Corporation | Field effect transistors (FETs) with multiple and/or staircase silicide |
| US9653601B2 (en) | 2005-07-11 | 2017-05-16 | Peregrine Semiconductor Corporation | Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction |
| US20080076371A1 (en) * | 2005-07-11 | 2008-03-27 | Alexander Dribinsky | Circuit and method for controlling charge injection in radio frequency switches |
| US7910993B2 (en) | 2005-07-11 | 2011-03-22 | Peregrine Semiconductor Corporation | Method and apparatus for use in improving linearity of MOSFET's using an accumulated charge sink |
| US7890891B2 (en) | 2005-07-11 | 2011-02-15 | Peregrine Semiconductor Corporation | Method and apparatus improving gate oxide reliability by controlling accumulated charge |
| US8742502B2 (en) | 2005-07-11 | 2014-06-03 | Peregrine Semiconductor Corporation | Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction |
| USRE48965E1 (en) | 2005-07-11 | 2022-03-08 | Psemi Corporation | Method and apparatus improving gate oxide reliability by controlling accumulated charge |
| US20070048925A1 (en) * | 2005-08-24 | 2007-03-01 | International Business Machines Corporation | Body-Contacted Silicon on Insulation (SOI) field effect transistors |
| US20070045698A1 (en) * | 2005-08-31 | 2007-03-01 | International Business Machines Corporation | Semiconductor structures with body contacts and fabrication methods thereof |
| US7335563B2 (en) * | 2005-11-09 | 2008-02-26 | International Business Machines Corporation | Rotated field effect transistors and method of manufacture |
| US7553709B2 (en) * | 2006-10-04 | 2009-06-30 | International Business Machines Corporation | MOSFET with body contacts |
| US7670896B2 (en) * | 2006-11-16 | 2010-03-02 | International Business Machines Corporation | Method and structure for reducing floating body effects in MOSFET devices |
| US7659155B2 (en) * | 2007-03-08 | 2010-02-09 | International Business Machines Corporation | Method of forming a transistor having gate and body in direct self-aligned contact |
| DE102007012380A1 (de) * | 2007-03-14 | 2008-09-18 | Austriamicrosystems Ag | MOSFET mit Kanalanschluss und Verfahren zur Herstellung eines MOSFETs mit Kanalanschluss |
| US7960772B2 (en) * | 2007-04-26 | 2011-06-14 | Peregrine Semiconductor Corporation | Tuning capacitance to enhance FET stack voltage withstand |
| US7547594B2 (en) * | 2007-10-11 | 2009-06-16 | United Microelectronics Corp. | Metal-oxide-semiconductor transistor and method of forming the same |
| US7937675B2 (en) * | 2007-11-06 | 2011-05-03 | International Business Machines Corporation | Structure including transistor having gate and body in direct self-aligned contact |
| EP2760136B1 (en) | 2008-02-28 | 2018-05-09 | Peregrine Semiconductor Corporation | Method and apparatus for use in digitally tuning a capacitor in an integrated circuit device |
| US8420460B2 (en) | 2008-03-26 | 2013-04-16 | International Business Machines Corporation | Method, structure and design structure for customizing history effects of SOI circuits |
| US7964467B2 (en) * | 2008-03-26 | 2011-06-21 | International Business Machines Corporation | Method, structure and design structure for customizing history effects of soi circuits |
| US8410554B2 (en) * | 2008-03-26 | 2013-04-02 | International Business Machines Corporation | Method, structure and design structure for customizing history effects of SOI circuits |
| US8921190B2 (en) | 2008-04-08 | 2014-12-30 | International Business Machines Corporation | Field effect transistor and method of manufacture |
| EP2421132A2 (en) | 2008-07-18 | 2012-02-22 | Peregrine Semiconductor Corporation | Charge pump with a plurality of transfer control switches |
| US9030248B2 (en) * | 2008-07-18 | 2015-05-12 | Peregrine Semiconductor Corporation | Level shifter with output spike reduction |
| US9660590B2 (en) | 2008-07-18 | 2017-05-23 | Peregrine Semiconductor Corporation | Low-noise high efficiency bias generation circuits and method |
| US8723260B1 (en) | 2009-03-12 | 2014-05-13 | Rf Micro Devices, Inc. | Semiconductor radio frequency switch with body contact |
| CN102148158B (zh) * | 2010-02-09 | 2013-03-27 | 中国科学院微电子研究所 | 一种体接触器件结构及其制造方法 |
| US9413362B2 (en) | 2011-01-18 | 2016-08-09 | Peregrine Semiconductor Corporation | Differential charge pump |
| US9590674B2 (en) | 2012-12-14 | 2017-03-07 | Peregrine Semiconductor Corporation | Semiconductor devices with switchable ground-body connection |
| US20150236748A1 (en) | 2013-03-14 | 2015-08-20 | Peregrine Semiconductor Corporation | Devices and Methods for Duplexer Loss Reduction |
| US9406695B2 (en) | 2013-11-20 | 2016-08-02 | Peregrine Semiconductor Corporation | Circuit and method for improving ESD tolerance and switching speed |
| US9177968B1 (en) | 2014-09-19 | 2015-11-03 | Silanna Semiconductor U.S.A., Inc. | Schottky clamped radio frequency switch |
| US9831857B2 (en) | 2015-03-11 | 2017-11-28 | Peregrine Semiconductor Corporation | Power splitter with programmable output phase shift |
| FR3051973B1 (fr) | 2016-05-24 | 2018-10-19 | X-Fab France | Procede de formation de transistors pdsoi et fdsoi sur un meme substrat |
| US9948281B2 (en) | 2016-09-02 | 2018-04-17 | Peregrine Semiconductor Corporation | Positive logic digitally tunable capacitor |
| US10424664B2 (en) | 2016-12-14 | 2019-09-24 | Globalfoundries Inc. | Poly gate extension source to body contact |
| US10505530B2 (en) | 2018-03-28 | 2019-12-10 | Psemi Corporation | Positive logic switch with selectable DC blocking circuit |
| US10886911B2 (en) | 2018-03-28 | 2021-01-05 | Psemi Corporation | Stacked FET switch bias ladders |
| US10236872B1 (en) | 2018-03-28 | 2019-03-19 | Psemi Corporation | AC coupling modules for bias ladders |
| US11476849B2 (en) | 2020-01-06 | 2022-10-18 | Psemi Corporation | High power positive logic switch |
| US11948978B2 (en) * | 2020-04-24 | 2024-04-02 | Qualcomm Incorporated | Field-effect transistors (FETs) employing edge transistor current leakage suppression to reduce FET current leakage |
| US11610843B2 (en) | 2021-03-08 | 2023-03-21 | Globalfoundries U.S. Inc. | Well tap for an integrated circuit product and methods of forming such a well tap |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62104173A (ja) * | 1985-10-31 | 1987-05-14 | Fujitsu Ltd | 半導体装置 |
| JPS62109355A (ja) * | 1985-11-07 | 1987-05-20 | Fujitsu Ltd | 半導体装置 |
| US5059547A (en) * | 1986-12-20 | 1991-10-22 | Kabushiki Kaisha Toshiba | Method of manufacturing double diffused mosfet with potential biases |
| US4946799A (en) * | 1988-07-08 | 1990-08-07 | Texas Instruments, Incorporated | Process for making high performance silicon-on-insulator transistor with body node to source node connection |
| US5079605A (en) * | 1988-07-29 | 1992-01-07 | Texas Instruments Incorporated | Silicon-on-insulator transistor with selectable body node to source node connection |
| JP2507567B2 (ja) * | 1988-11-25 | 1996-06-12 | 三菱電機株式会社 | 絶縁体基板上の半導体層に形成されたｍｏｓ型電界効果トランジスタ |
| JPH02302044A (ja) * | 1989-05-16 | 1990-12-14 | Fujitsu Ltd | 半導体装置の製造方法 |
| US5066613A (en) * | 1989-07-13 | 1991-11-19 | The United States Of America As Represented By The Secretary Of The Navy | Process for making semiconductor-on-insulator device interconnects |
| EP0450283B1 (en) * | 1990-03-02 | 1996-09-18 | Texas Instruments Incorporated | SOI layout for low resistance gate |
| JP2547663B2 (ja) * | 1990-10-03 | 1996-10-23 | 三菱電機株式会社 | 半導体装置 |
| JP2603886B2 (ja) * | 1991-05-09 | 1997-04-23 | 日本電信電話株式会社 | 薄層ｓｏｉ型絶縁ゲート型電界効果トランジスタの製造方法 |
| US5273921A (en) * | 1991-12-27 | 1993-12-28 | Purdue Research Foundation | Methods for fabricating a dual-gated semiconductor-on-insulator field effect transistor |
-
1994
- 1994-06-29 US US08/268,380 patent/US5405795A/en not_active Expired - Fee Related
- 1994-11-10 US US08/336,956 patent/US5962895A/en not_active Expired - Lifetime
-
1995
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-
1996
- 1996-05-03 US US08/642,834 patent/US5729039A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007324530A (ja) * | 2006-06-05 | 2007-12-13 | Oki Electric Ind Co Ltd | 半導体装置 |
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| Publication number | Publication date |
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