JPH08505756A - 位相ロックループのための位相同期回路およびその方法 - Google Patents

Abstract

(57)【要約】 位相ロックループ（３００）のための改善された位相同期回路（３０１）およびそのための方法である。分周された基準周波数信号（２０６）およびフィードバック信号（２０９）の各々は所定の状態に保持される。前記分周された基準周波数信号（２０６）は基準周波数信号（１１５）の位相に応じてイネーブルされる。前記基準周波数信号（１１５）と出力周波数信号（１１６または１１７）との間の位相関係が決定される。前記フィードバック信号（２０９）は前記分周された基準周波数信号（２０６）のイネーブルおよび前記決定された位相関係に応じてイネーブルされる。本発明は最小の付加的なハードウェアによりかつＰＬＬ（３００）に位相エラーを導入することなくＰＬＬ（３００）のための迅速かつ正確な位相同期を提供する。

Description

【発明の詳細な説明】 位相ロックループのための位相同期回路およびその方法 発明の分野 本発明は一般的には無線通信送受信機に関し、かつより特定的には無線通信送 受信機における位相ロックループのための位相同期回路およびそのための方法に 関する。 発明の背景 図１は、実例により、伝統的な無線通信送受信機１００（以後「送受信機」と 称する）のブロック図を示す。送受信機１００は移動または携帯用加入者ユニッ トがベースステーション（図示せず）と、例えば、無線通信システム（図示せず ）における無線周波（ＲＦ）チャネルによって通信できるようにする。ベースス テーションはその後陸線電話システム（図示せず）および他の加入者ユニットと の通信を提供する。送受信機１００を有する加入者ユニットの例はセルラ無線電 話である。 図１の送受信機１００は概略的にアンテナ１０１、デュプレクスフィルタ（ｄ ｕｐｌｅｘ ｆｉｌｔｅｒ）１０２、受信機１０３、送信機１０５、基準周波数 信号供給源１０ ７、受信（Ｒｘ）位相ロックループ（ＰＬＬ）周波数シンセサイザ１０８、送信 （Ｔｘ）ＰＬＬ周波数シンセサイザ１０９、プロセッサ１１０、情報供給源１０ ６、および情報受け入れ装置または情報シンク（ｉｎｆｏｒｍａｔｉｏｎ ｓｉ ｎｋ）１０４を含む。 送受信機１００のブロックの相互接続およびその動作につき次に説明する。ア ンテナ１０１はベースステーションからＲＦ信号１１９を受信しデュプレクスフ ィルタ１０２によってろ波してライン１１１にＲＦ受信信号を生成する。デュプ レクスフィルタ１０２は周波数選択性を提供しＲＦ受信信号をライン１１１にか つＲＦ送信信号をライン１１３に分離する。受信機１０３はライン１１１におけ るＲＦ受信信号を受けるよう結合されかつ情報シンク１０４のための受信ベース バンド信号をライン１１２に生成するよう動作する。基準周波数信号供給源１０ ７はライン１１５上に基準周波数信号を提供する。Ｒｘ ＰＬＬ周波数シンセサ イザ１０８はライン１１５における前記基準周波数信号およびデータバス１１８ 上の情報を受けるよう結合され、かつ受信機１０３を特定のＲＦチャネルに同調 するためにライン１１６に受信機同調信号を生成する。同様に、Ｔｘ ＰＬＬ周 波数シンセサイザ１０９はライン１１５における前記基準周波数信号およびデー タバス１１８上の情報を受信するよう結合され、かつ送信機１０５を特定のＲＦ チャネルに同調するためにライン１１７に送信機同調信号を 生成するよう動作する。プロセッサ１１０はデータバス１１８を介してＲｘ Ｐ ＬＬ周波数シンセサイザ１０８、Ｔｘ ＰＬＬ周波数シンセサイザ１０９、受信 機１０３、および送信機１０５の動作を制御する。情報供給源１０６はライン１ １４にベースバンド送信信号を生成する。送信機１０５はライン１１４における ベースバンド送信信号を受信するよう結合され、かつライン１１３にＲＦ送信信 号を生成するよう動作する。デュプレクスフィルタ１０２はライン１１３におけ る前記ＲＦ送受信号をＲＦ信号１２０としてアンテナ１０１によって放射するた めにろ波する。 例えば、セルラ無線電話システムにおけるＲＦチャネルはベースステーション と加入者ユニットとの間で情報を送信しかつ受信する（以後「送受信する」と称 する）ために音声およびシグナリングチャネルを含む。前記音声チャネルは音声 情報を送受信するために割当てられている。前記シグナリングチャネルは、制御 チャネルとも称されるが、データおよびシグナリング情報を送受信するために割 当てられている。加入者ユニットがセルラ無線電話システムへのアクセスを得か つ陸線電話システムとのさらなる通信のために音声チャネルを割当てられるのは これらのシグナリングチャネルによる。シグナリングチャネルによって広帯域デ ータを送受信可能なセルラ無線電話システムにおいては、該シグナリングチャネ ルの周波数間隔は音声チャネルの周波数間隔の倍数とすることができる。 いくつかのセルラ無線電話システムにおいては、送受信機１００およびベース ステーションはシグナリングチャネルによってそれらの間で情報を間欠的に送受 信する。１つのそのようなシステムは、例えば、前記間欠的な情報に同期するた めインタリーブされたデータシグナリング方法を使用する。この種のシステムに おいては、送受信機１００がシグナリングチャネルに同調されている時間全体に わたり該送受信機１００をフルに給電した状態に保つことは情報が受信されてい ない時間の間に送受信機のバッテリを不必要に流す。したがって、送受信機１０ ０の一部を該送受信機が情報を送受信していないときにパワーオフしてバッテリ 寿命を延長することができる。さらに、送受信機１００の一部を信号品質が充分 に良好でありしたがって同じ情報をさらに受信することが必要ない場合にバッテ リ寿命を延長するためパワーオフすることができる。その受信動作の間に送受信 機１００を間欠的にパワーオンおよびパワーオフすること、すなわち、該送受信 機１００をイネーブルおよびディスエーブルすることは不連続受信（ｄｉｓｃｏ ｎｔｉｎｕｏｕｓ ｒｅｃｅｉｖｅ：ＤＲＸ）動作モードと称される。ＤＲＸ動 作モードにおいては、送受信機１００の前記一部を迅速にイネーブルおよびディ スエーブルすることはバッテリ寿命の節約を増強する。 図２は、例により、図１の送受信機１００において使用するための伝統的な位 相ロックループ（ＰＬＬ）周波数シ ンセサイザのブロック図を示す。図２のＰＬＬ周波数シンセサイザの概略的な構 造は前記Ｒｘ ＰＬＬ周波数シンセサイザ１０８および前記Ｔｘ ＰＬＬ周波数 シンセサイザ１０９の双方についてのものと同様である。 図２のＰＬＬ周波数シンセサイザ１０８または１０９は概略的に、説明の目的 で、基準分周器２０１、およびＰＬＬ２１２を含む。ＰＬＬ２１２は概略的に位 相検出器２０２、ループフィルタ２０３、電圧制御発振器２０４、およびループ 分周器２０５を含む。基準分周器２０１はライン１１５上の基準周波数信号を受 ける。 ＰＬＬ周波数シンセサイザ１０８または１０９のブロックの相互接続は次のよ うになる。基準分周器２０１はライン１１５およびデータバス１１８において基 準信号を受けるよう結合され、かつライン２０６に分周された基準周波数信号を 生成するよう動作する。位相検出器２０２はライン２０６において分周された基 準周波数信号をかつライン２０９においてフィードバック信号を受けるよう結合 され、かつ位相誤差またはエラー信号をライン２０７に生成するよう動作する。 ループフィルタ２０３は位相エラー信号２０７を受けるよう結合され、かつろ波 された信号をライン２０８に生成するよう動作する。電圧制御発振器２０４はラ イン２０８に前記ろ波された信号を受信するよう結合され、かつライン１１６ま たは１１７に出力周波数信号を生成するよう動作する。ループフィルタ２０５は ライン１１ ６または１１７に出力周波数信号を受信するよう結合され、かつライン２０９に フィードバック信号を生成するよう動作する。ループ分周器２０５および基準分 周器２０１はデータバス１１８にプログラミング情報を受けるよう結合されてい る。 図２のＰＬＬ周波数シンセサイザ１０８または１０９の動作は次のように説明 できる。ＰＬＬ２１２はライン１１５における基準周波数信号に同期した出力周 波数信号をライン１１６または１１７に生成する回路である。、ライン１１６ま たは１１７における出力周波数信号はライン１１６または１１７における出力周 波数信号の周波数がライン１１５における基準周波数信号の周波数に対し所定の 周波数関係を有する場合にライン１１５における基準周波数信号に同期されたま たは「ロックされた（ｌｏｃｋｅｄ）」ものとなる。ロックされた状態では、Ｐ ＬＬ２１２は典型的にはライン１１５における基準周波数信号とライン１１６ま たは１１７における出力周波数信号との間に一定の位相差を提供する。この一定 の位相差はゼロを含む任意の所望の値を取ることができる。そのような信号の所 望の位相差に変位が発生すると、すなわち、例えばライン１１５における基準周 波数信号の周波数またはデータバス１１８を介してのＰＬＬのプログラム可能な パラメータのいずれかの変動によりライン２０７に位相エラーが発生すると、Ｐ ＬＬはライン１１６または１１７における出力周波数信号の 周波数を調整してライン２０７の位相エラーを前記一定の位相差の値に向けて駆 動する。 前記ＰＬＬ周波数シンセサイザ１０８または１０９はライン１１５における基 準周波数信号の周波数に対するライン１１６または１１７における出力信号周波 数の所定の周波数関係に基づき少なくとも２つのカテゴリの内の１つに属するも のとして分類することができる。第１のカテゴリは「整数分周（ｉｎｔｅｇｅｒ ｄｉｖｉｓｏｉｎ）」ＰＬＬ周波数シンセサイザとして分類され、この場合ラ イン１１６または１１７における出力周波数信号とライン１１５における基準周 波数信号との間の関係は整数である。第２のカテゴリはライン１１６または１１ ７における出力周波数信号とライン１１５における基準周波数信号との間の関係 が整数と分数からなる有理数の非整数となる「分数分周（ｆｒａｃｔｉｏｎａｌ ｄｉｖｉｓｉｏｎ）」ＰＬＬ周波数シンセサイザとして分類される。 ＰＬＬはループ帯域幅によって特徴付けられる。いくつかの用途に対しては、 例えば、ライン１１５における基準周波数信号の周波数が変わった場合またはデ ータバス１１８を介してのＰＬＬのプログラム可能なパラメータが変化した場合 のように、ある条件の下でＰＬＬのループ帯域幅を変えることが望ましい場合が ある。ループ帯域幅を好適に適切に変えることによりより短いロック時間、改善 されたノイズ、およびより低いスプリアス信号を提供できる。 ＰＬＬ周波数シンセサイザが前記ＤＲＸモードで使用される場合に位相ドリフ トによって引起こされる問題が生じる。ＰＬＬはＤＲＸモードのディスエーブル された部分の間では作動的（ａｃｔｉｖｅ）でないから、ＶＣＯの位相は基準周 波数信号の発生源の位相に関してドリフトすることができる。ＰＬＬが再びイネ ーブルされたとき、この位相ドリフトはＰＬＬの作動により必要とされる位相調 整を提供するためにＶＣＯ周波数の変化へと変換されることになる。ＰＬＬはロ ックするのに余分の時間を必要とするが、それはこのことによって引起こされた 周波数エラーもまた最終的にロックを生じることができるようになる前にＰＬＬ の作動によって除去されなければならないからである。もしＰＬＬがロックされ なければ、送受信機によって何らのデータも受信できない。ＰＬＬがデータが存 在する時間までにロックされることを保証するため、送受信機はＰＬＬを早期に イネーブルすることによってＰＬＬがロックするための余分の時間を与えなけれ ばならない。しかしながら、その場合受信されるべき何らかのデータが存在する 前に、ＰＬＬがイネーブルされなければならなず、かつそれによって電力を消費 しバッテリ寿命を低下させることになる。 従来技術によって提供される、１つの解決方法は２つの位相ロックループを使 用することにより位相ドリフトを最小にすることである。メインＰＬＬの機能ブ ロックをイネ ーブルした後、しかしながら該メインＰＬＬのループを閉じる前に、メインＰＬ ＬのＶＣＯへの基準周波数信号源に位相ロックした第２のＰＬＬが作動される。 いったん前記基準周波数信号源がメインＰＬＬのＶＣＯにロックされると、前記 第２のＰＬＬは切り離されかつメインＰＬＬのループが閉じられる。この解決方 法はメインＰＬＬに対して高速度のロック時間を提供するが、この解決方法の欠 点はメインＰＬＬのＶＣＯへの基準周波数信号源に第２のＰＬＬが位相ロックす るためにかなりの付加的なハードウェアを必要とすることである。さらに、両方 のループの位相特性が同じでなければならず、さもなければメインＰＬＬにその ループが閉じられたときに依然として位相エラーが存在し得ることになる。 従来技術によって提供される、他の解決方法はループ分周器の値をそれが再び イネーブルされた後にその第１の全分周サイクルの間変更することである。第２ のおよびその後の分周サイクルは公称の（ｎｏｍｉｎａｌ）分周値を使用する。 この解決方法の不都合は環境条件が変化したときに前記第１のサイクルの分周器 の値を調整するために独立のフィードバックプロセッサを必要とすることであり 、それは全ての電源および温度の条件に対し１つの値では最適でないからである 。 従来技術によって提供される、さらに他の解決方法は基準分周器およびループ 分周器をそれらが再イネーブルされ た後にしかしながらＰＬＬのループを閉じる前にリセットすることである。この 解決方法の不都合はＰＬＬがディスエーブルされたときに基準周波数信号源に関 するＶＣＯの位相ドリフトに対し正確な訂正を与えないことである。したがって ＰＬＬは不正確な位相訂正のためロックするのに余分の時間を必要とすることに なる。 従来技術によって提供される、さらに他の解決方法はＰＬＬが再イネーブルさ れたがＰＬＬのループを閉じる前に該ＰＬＬの位相エラー指示を提供するために 位相検出器の出力を使用することである。ＰＬＬのループは典型的にはスイッチ により位相検出器とループフィルタとの間で閉じられる。前記位相エラー指示は クロック信号をＰＬＬに始めに位相ロックするために基準周波数分周器および可 変周波数（ループ）分周器にゲーティングするために使用される。しかしながら 、この解決方法の不都合は基準周波数分周器および可変周波数（ループ）分周器 のクロック信号の初期的位相調整のために必要とされる時間の長さである。この 解決方法のさらに他の不都合は、前記初期的位相調整が完了した後に、ＰＬＬの ループがスイッチを使用して閉じられたときに位相エラーがＰＬＬに導入される ことである。 したがって、最小のハードウェアおよびＰＬＬへの最小の位相エラーの導入に より、ＰＬＬのための迅速かつ正確な位相調整を可能にするＰＬＬのための改善 された位相同 期回路およびその方法が必要である。 図面の簡単な説明 図１は、伝統的な無線通信送受信機のブロック図を示す。 図２は、図１の無線通信送受信機において使用するための伝統的な位相ロック ループ周波数シンセサイザのブロック図を示す。 図３は、本発明に係わる図１の無線通信送受信機において使用するための位相 ロックループ（ＰＬＬ）周波数シンセサイザのブロック図を示す。 図４は、本発明に係わる図３のＰＬＬ周波数シンセサイザにおける位相同期回 路でのデジタル信号を示すタイミング図である。 図５は、本発明に係わる図３のＰＬＬ周波数シンセサイザのための同期のステ ップを記述するフローチャートを示す。 図６は、本発明に係わる図３のＰＬＬ周波数シンセサイザにおける位相同期回 路の回路構成を示す。 好ましい実施例の詳細な説明 本発明によれば、前述の必要性は実質的に位相ロックループのための改善され た位相同期回路および方法によって 満たされる。分周された基準周波数信号およびフィードバック信号の各々は所定 の状態に保持される。分周された基準周波数信号は基準周波数信号の位相に応じ てイネーブルされる。該基準周波数信号と出力周波数信号との間の位相関係が決 定される。前記フィードバック信号は次に前記分周された基準周波数信号をイネ ーブルしたことおよび前記決定された位相関係に応じてイネーブルされる。本発 明は最小の付加的なハードウェアによりかつＰＬＬに位相エラーを導入すること なく該ＰＬＬのための迅速かつ正確な位相同期を好適に提供する。 本発明は図３〜図６を参照することによりさらに完全に説明することができ、 図３は本発明にしたがって図１の無線通信送受信機において使用するための位相 ロックループ（ＰＬＬ）周波数シンセサイザのブロック図を示す。図３のＰＬＬ ３００は、新規な装置３０１およびそのための関連する方法を除き、従来技術の ＰＬＬ２１２と実質的に同じ構造を有しかつ同様に動作する。したがって、本発 明の好ましい実施例においては、新規なＰＬＬ３００は図１の送受信機１００に おけるＲｘ ＰＬＬ周波数シンセサイザ１０８においてまたはＴｘ ＰＬＬ周波 数シンセサイザ１０９において使用するために従来技術のＰＬＬ２１２と置き換 えられている。ＰＬＬの設計およびアプリケーションの技術に習熟したものは無 線通信分野の内外の双方において新規なＰＬＬ３００の他の用途を見つけること ができる であろう。 新規なＰＬＬ回路３００は概略的に位相検出器２０２、ループフィルタ２０３ 、電圧制御発振器（ＶＣＯ）２０４、ループ分周器２０５、および新規な位相同 期回路３０１を含む。個別的には、位相検出器２０２、ループフィルタ２０３、 ＶＣＯ２０４、およびループ分周器２０５は一般に技術的に良く知られており、 したがって本発明の理解を容易にするための場合を除きこれ以上詳細な説明はし ない。新規な位相同期回路３０１は本発明にしたがって図３〜図６を参照して以 下に示しかつ説明する。 新規なＰＬＬ３００は、前記新規な位相同期回路３０１の例外と共に、例えば 、モトローラのＭＣ１４５１７０型ＰＬＬ周波数シンセサイザおよびモトローラ のＭＣ１６４８型電圧制御発振器を使用して実施できる。ループフィルタ２０５ は、例えば、標準のレジスタおよび容量を用いて良く知られたフィルタ設計技術 にしたがって構成することができる。 一般に、新規なＰＬＬ３００は次のように動作する。該新規なＰＬＬ３００は 基準周波数信号１１５に応じて出力周波数信号１１６または１１７を発生する。 出力周波数信号１１６または１１７、および基準周波数信号１１５は各々周波数 および位相によって特徴付けられる。出力周波数信号１１６または１１７は基準 周波数信号１１５よりも高い周波数を有する。基準周波数信号１１５の周波数は 分周 されて分周された基準周波数信号２０６を生成し、かつ出力周波数信号１１６ま たは１１７の周波数は分周されてフィードバック信号２０９を生成する。位相エ ラーは前記基準周波数信号１１５の位相と前記出力周波数信号１１６または１１ ７の位相との間の差を示すものである。ＰＬＬ３００は位相エラー２０７の周期 的な指示に応答して該位相エラーを低減するよう動作する。ＰＬＬ３００は要求 信号（ｒｅｑｕｅｓｔ ｓｉｇｎａｌ）３０２に応じて第１および第２の状態を 持つ。該要求信号３０２の生成は時間的に位相エラー２０７の前記周期的な指示 と同期していない。 位相エラー２０７の指示は前記基準周波数信号１１５の位相と前記出力周波数 信号１１６または１１７の位相との間の差を指示する。位相エラー２０７の指示 は位相検出器２０２によって生成することができ、かつ調整可能なパルス幅を有 するデジタル信号の形式とすることができる。 位相エラー２０７の周期的な指示は、平均して、前記分周された基準周波数信 号２０６と同じレートで発生する。位相エラー２０７の指示がアクティブである 場合、位相エラー情報がループフィルタ２０３に結合される。 好ましい実施例においては、ＰＬＬ３００の第１および第２の状態は、それぞ れ、ＰＬＬ３００のイネーブルされた状態およびディスエーブルされた状態であ る。好ましい実施例においては、前記要求信号３０２は無線送受信機１００の動 作における所望のＰＬＬ状態を指示するためにプ ロセッサ１１０によって生成される。前記要求信号３０２は、前記位相エラー２ ０７の指示がアクティブである場合を含め、ＰＬＬ３００の動作の間の任意の時 間に到達してもよい。 新規なＰＬＬ３００を形成するために前記新規な位相同期回路３０１と伝統的 なＰＬＬループ２１２とを相互接続する方法は次の通りである。位相同期回路３ ０１はライン２０６において前記分周された基準周波数信号を、ライン２０９に おいて前記フィードバック信号を、ライン１１６または１１７において前記出力 周波数信号を、ライン１１５において前記基準周波数信号を、ライン２０７にお いて前記位相エラー指示信号を、そしてライン３０２において要求信号を受ける よう結合されている。新規な位相同期回路３０１はライン３０９にＰＬＬ状態制 御信号を、ライン３０３に同期分周基準周波数信号を、そしてライン３０４に同 期フィードバック信号を生成する。 位相同期回路３０１はさらにＰＬＬ状態制御回路３０５、信号検出器３０７、 タイミング制御回路３０８、論理回路３１６、およびリセット回路３０６を具備 する。個別的には、ＰＬＬ状態制御回路３０５、信号検出器３０７、タイミング 制御回路３０８、論理回路３１６、およびリセット回路３０６は技術的に良く知 られており、したがって本発明の理解を容易にするために必要な場合を除きこれ 以上の説明は必要ではない。ＰＬＬ状態制御回路３０５、信号検 出器３０７、タイミング制御回路３０８、論理回路３１６、およびリセット回路 ３０６の組合わせは本発明の新規な要素であると考えられかつ以下にさらに詳細 に説明する。 前記ＰＬＬ状態制御回路３０５、信号検出器３０７、タイミング制御回路３０ ８、論理回路３１６、およびリセット回路３０６は、例えば、標準的な論理エレ メントを使用して構成できる。そのような論理エレメントは、例えば、モトロー ラのＭＣ７４ＨＣ００型のＮＡＮＤゲート、モトローラのＭＣ７４ＨＣ０２型の ようなＮＯＲゲート、およびモトローラのＭＣ７４ＨＣ７４型のようなＤ型フリ ップフロップを含み、良く知られた論理設計技術にしたがって実施できる。図６ は、実例により、本発明の好ましい実施例に係わる図３のＰＬＬ３００における 位相同期回路３０１の回路構成を示す。 新規な位相同期回路３０１のブロック間の相互接続は次のとおりである。ＰＬ Ｌ状態制御回路３０５は要求信号３０２、位相エラーの指示２０７、および第１ のリセット信号３１１を受けるよう結合され、かつセット信号３１０およびＰＬ Ｌ状態制御信号３０９を生成するよう動作する。ＰＬＬ状態制御信号３０９は該 ＰＬＬの第１および第２の状態を制御する。 信号検出器３０７は要求信号３０２、出力周波数信号１１６または１１７、基 準周波数信号１１５、およびセット信号３１０を受けるよう結合され、かつ、そ れぞれ、第２ および第３のリセット信号３１４および３１５を生成するよう動作する。前記セ ット信号３１０は前記要求信号３０２の第１の状態を検出するために前記信号検 出器３０７を準備する。タイミング制御回路３０８は第２および第３のリセット 信号、それぞれ、３１４および３１５、およびセット信号３１０を受けるよう結 合され、かつ第１および第２のタイミング信号、それぞれ、３１２および３１３ を生成するよう動作する。セット信号３１０は前記第１および第２のタイミング 信号、それぞれ、３１２および３１３の各々を所定の状態に保持し、かつ前記第 ２および第３のリセット信号、それぞれ、３１４および３１５は前記第１および 第２のタイミング信号、それぞれ、３１２および３１３をそれらのそれぞれの所 定の状態から解除する。 前記リセット回路３０６は前記要求信号３０２および前記第１および第２のタ イミング信号、それぞれ、３１２および３１３を受けるよう結合され、かつ第１ のリセット信号３１１を生成するよう動作する。 前記第１のリセット信号３１１は前記要求信号３０２の第２の状態を検出する ようＰＬＬ状態制御回路３０５を準備させる。 前記論理回路３１６は第１および第２のタイミング信号、それぞれ、３１２お よび３１３、分周された基準周波数信号２０６、およびフィードバック信号２０ ９を受信するよう結合され、かつ同期された分周基準周波数信号３０３お よび同期されたフィードバック信号３０４を生成するよう動作する。第１のタイ ミング信号３１２および分周された基準周波数信号２０６は前記同期された分周 基準周波数信号３０３を生成するために組合わされる。前記第２のタイミング信 号３１３およびフィードバック信号２０９は前記同期されたフィードバック信号 ３０４を生成するために組合わされる。 新規な位相同期回路３０１の概略的な動作は次のとおりである。本発明によれ ば、ＰＬＬ状態制御回路３０５、論理回路３１５、リセット回路３０６、および そのための関連する方法はＰＬＬの状態を制御しかつ分周された基準周波数信号 ２０６およびフィードバック信号２０９を所定の状態に保持する。タイミング制 御回路３０８、信号検出器３０７、論理回路３１６、およびそのための関連する 方法は分周された基準周波数信号２０６のためのタイミング制御信号を提供する 。信号検出器３０７およびそのための関連する方法は基準周波数信号１１５およ び出力周波数信号１１６および１１７の相対的な位相を決定する。タイミング制 御回路３０８、信号検出器３０７、論理回路３１６およびそのための関連する方 法は前記フィードバック信号２０９のためのタイミング制御を提供する。新規な 位相同期回路３０１の動作のさらに詳細な説明は図４および図５を参照して以下 に与えられる。 新規な位相同期回路３０１の目的は前記第１および第２ の状態の間で動作するときにＰＬＬに導入される位相エラーを最小にすることで ある。新規な位相同期回路３０１は分周された基準周波数信号２０６とフィード バック信号２０９の位相を好適に同期させ、それによってＰＬＬ３００が該ＰＬ Ｌ３００が第２の状態から第１の状態に切り換わった後にロック状態に到達する のに必要な時間が最小化される。 新規な位相同期回路３０１は位相検出器とループフィルタとの間の従来技術の スイッチを除去することにより、かつＰＬＬ状態の遷移のタイミングを制御する ＰＬＬ状態制御回路３０５の使用によりＰＬＬに導入される位相エラーを好適に 最小化する。さらに、新規な位相同期回路３０１は分周された基準周波数信号２ ０６とフィードバック信号２０９の初期位相を調整しそれによってＰＬＬ３００ が第１の状態で動作するとすぐに位相エラーの正確な測定が可能になるようにす ることによってＰＬＬ３００がロック状態に到達するのに必要な時間を好適に最 小化する。前記初期的位相調整はＰＬＬ３００がロックされたとき分周された基 準周波数信号２０６およびフィードバック信号２０９の自然なふるまいに続き一 連の事象を再び生成する。 本発明の範囲内で、新規な位相同期回路３０１と伝統的なＰＬＬ２１２との間 の別の相互接続を行なって新規なＰＬＬ３００を形成することができる。ＰＬＬ 状態制御回路３０５は位相エラーの他の形式の指示を決定するために位 相エラー２０７の指示に変えて代わりに前記分周された基準周波数信号２０６お よびフィードバック信号２０９を受けるよう結合することができる。ＰＬＬ状態 制御信号３０９はあるいは良く知られた設計技術にしたがってＰＬＬ３００を制 御するためにＰＬＬ３００の他の要素に結合することもできる。例えば、ＰＬＬ 状態制御信号３０９はまたプリスケーラ（図示せず）を制御することもできる。 図３のＰＬＬ３００はまた技術的に良く知られているようにチャージポンプお よびプリスケーラ（共に図示せず）を含むこともできる。プリスケーラはＶＣＯ ２０４からのより高い入力周波数を受け入れるためにより高いループ分周器２０ ５を可能にするためライン１１６または１１７におけるフィードバック経路にお いてＶＣＯ２０４とループ分周器２０５との間に使用される。チャージポンプは 位相検出器２０２の出力において使用されＰＬＬ３０８のための高いＤＣループ ゲインを提供する。 本発明の好ましい実施例によれば、ＰＬＬの状態は前記ＰＬＬ状態制御回路３ ０５、論理回路３１６、およびリセット回路３０６によって制御される。前記セ ット信号３１０は要求信号が状態を変えた場合にさらに他の動作のために信号検 出器３０７およびタイミング制御回路３０８を準備する。さらに、前記第１のリ セット信号３１１およびセット信号３１０は位相同期回路３０１内の要素の動作 状態を通信する。位相同期回路３０１内の要素の動作状態およ び位相エラー２０７の指示は好適にＰＬＬ状態制御信号３０９のタイミング制御 を提供しＰＬＬ３００が該ＰＬＬ３００内に位相エラーを導入することなく第１ および第２の状態の間で切り換えできるようにする。 本発明の好ましい実施例によれば、基準周波数信号１１５および出力周波数信 号１１６または１１７の相対位相の検出および調整は信号検出器３０７、タイミ ング制御回路３０８、および論理回路３１６によって非常に迅速に行なわれる。 基準周波数信号１１５および出力周波数信号１１６または１１７の両方が検出さ れた後、信号検出器３０７は好適に前記基準周波数信号の位相を検出しかつ前記 基準周波数信号１１５および出力周波数信号１１６または１１７の相対位相を出 力周波数信号１１６または１１７の半分の周期内で決定する。ループ分周器２０ ５および基準分周器２０１の双方は前記相対位相の決定後基準周波数信号１１５ の１周期内でイネーブルされる。さらに他の利点は第２および第３のリセット信 号３１４および３１５が前記タイミング制御回路３０８において、それぞれ、前 記同期した分周基準周波数信号３０３および前記同期したフィードバック信号３ ０４の初期位相を正確に調整し、引き続くＰＬＬ動作において正確な位相エラー 指示を生成することである。 本発明の好ましい実施例によれば、前記同期した分周基準周波数信号３０３お よび前記同期したフィードバック信 号３０４のタイミング制御はタイミング制御回路３０８によって提供される。第 １のタイミング信号３１２はセット信号３１０によってセットされ、かつ第２の リセット信号３１４によってリセットされる。前記第２のタイミング信号３１３ はセット信号３１０によってセットされ、かつ第３のリセット信号３１５によっ てリセットされる。タイミング制御回路３０８は前記同期した分周基準周波数信 号３０３および前記同期したフィードバック信号３０４に対する位相情報のセパ レーションを好適に維持する。 図４は、本発明に係わる図３のＰＬＬ周波数シンセサイザにおける位相同期回 路のデジタル信号を示すタイミング図である。このタイミング図は位相エラー指 示２０７、要求信号３０２、ＰＬＬ状態制御信号３０９、基準周波数信号１１５ 、分周基準周波数信号２０６、同期された分周基準信号３０３、出力周波数信号 １１６または１１７、フィードバック信号２０９、および同期されたフィードバ ック信号３０４を含む。 要求信号３０２は立上りエッジ４０１および立下りエッジ４１６を有する。Ｐ ＬＬ状態制御信号３０９は立上りエッジ４０４および立下りエッジ４０５を有す る。基準周波数信号１１５は立上りエッジ４０８および４０９を有する。分周さ れた基準周波数信号２０６は立上りエッジ４０２を有する。同期された分周基準 周波数信号３０３は立上りエッジ４１４および立下りエッジ４１２を有する。出 力周波 数信号１１６または１１７は立上りエッジ４０７，４１０および４１１を有する 。フィードバック信号２０９は立上りエッジ４０３を有する。同期されたフィー ドバック信号３０４は立上りエッジ４１５および立下りエッジ４１３を有する。 位相エラー指示２０７がハイである場合、ＰＬＬ３００は位相エラー調整に応 答する。要求信号３０２がローである場合、ＰＬＬ３００はイネーブルされた状 態で動作することを要求する。要求信号３０２がハイである場合、ＰＬＬ３００ はディスエーブルされた状態で動作することを要求する。ＰＬＬ状態制御信号３ ０９がローである場合、ＰＬＬ３００はイネーブルされた状態で動作する。ＰＬ Ｌ状態制御信号３０９がハイである場合、ＰＬＬ３００はディスエーブルされた 状態で動作する。同期された分周基準周波数信号３０３がハイである場合、基準 分周器２０１はリセット状態にある。同期された分周基準周波数信号３０３がロ ーである場合、基準分周器２０１はイネーブルされる。同期されたフィードバッ ク信号３０４がハイである場合、ループ分周器２０５はリセット状態にある。同 期されたフィードバック信号３０４がローである場合、ループ分周器２０５はイ ネーブルされる。 時間ｔ０において、リセット信号３０２はローであり、かつＰＬＬ３００はイ ネーブルされた状態で動作する。 時間ｔ１においては、要求信号３０２はハイ状態に切り 換わる。立上りエッジ４０１は位相エラー指示２０７がローである場合に発生す るから、ＰＬＬ状態制御回路３０５はＰＬＬ３００を立上りエッジ４０４でディ スエーブルする。 時間ｔ２において、ＰＬＬ３００は立上りエッジ４０２および４０３の双方の 到達の後にディスエーブルされた状態で動作する。同期された分周基準周波数信 号３０３および同期されたフィードバック信号３０４は共にハイ状態に保持され 、かつ出力周波数信号１１６または１１７は時間ｔ２の後にターンオフされる。 時間ｔ３において、ＰＬＬ状態制御回路３０５は前記立下りエッジ４０６に応 答して立下りエッジ４０５でＰＬＬをイネーブルする。立上りエッジ４０７を検 出した後、信号検出器３０７は次に立上りエッジ４０８を検出する。 時間ｔ４において、立上りエッジ４０８の検出によって基準分周器２０１が時 間ｔ６において立上りエッジ４０９でイネーブルすることができるようになる。 立上りエッジ４０８の検出後、信号検出器３０７はまたは出力周波数信号１１６ または１１７の最も近い立上りエッジを探し、かつ出力周波数信号１１６または １１７の次の立上りエッジにおいてループ分周器２０５がイネーブルされること が可能になる。図示されたタイミング図においては、出力周波数信号１１６また は１１７の最も近い立上りエッジは立上りエッジ４１０である。したがって、ル ープ分周器２０５ は立上りエッジ４１１でイネーブルされる。 時間ｔ５において、ループ分周器２０５がイネーブルされる。立下りエッジ４ １３は立上りエッジ４１１に応答する。ＰＬＬは基準分周器２０１およびループ 分周器２０５の双方がイネーブルされた後その通常のイネーブルされた動作モー ドを継続する。 時間ｔ６において、基準分周器がイネーブルされる。立下りエッジ４１２は立 上りエッジ４０９に応答する。ｔ５およびｔ６の間の時間差はＰＬＬ３００が通 常のＰＬＬ動作の下でロックされている場合にはループ分周器２０５のイネーブ ルおよび基準分周器２０１のイネーブルの間の時間差と近密に類似する。したが って、位相エラーは分周された基準周波数信号２０６および時間ｔ７におけるフ ィードバック信号２０９の到達時間の差によって正確に測定される。 時間ｔ７において、立上りエッジ４１４は立上りエッジ４１５より速く到達し たものとして示されており、位相エラーを示している。位相エラーの指示２０７ は位相エラーを指示するために時間ｔ７およびｔ８の間でハイである。もし要求 信号が時間ｔ７およびｔ８の間でハイになれば、それはｔ８の後まで無視される ことになる。 時間ｔ８において、位相エラーの指示２０７はローに移る。 図５は、本発明に係わる図３のＰＬＬ周波数シンセサイ ザのための同期のステップを記述するフローチャートを示す。このフローチャー トはステップ５０１でスタートする。 ステップ５０２において、ＰＬＬ状態制御回路３０５は要求信号の状態を検出 する。もし該要求信号の状態がハイであれば、フローチャートはステップ５０３ に進む。 ステップ５０３において、ＰＬＬ状態制御回路３０５および論理回路３１６は 分周された基準周波数信号２０６およびフィードバック信号２０９を所定の状態 に保持する。分周された基準周波数信号２０６およびフィードバック信号２０９ は要求信号の状態がローになるまで該所定の状態に保持されることになる。もし 要求信号の状態がローであれば、フローチャートはステップ５０４に進む。 ステップ５０４において、分周された基準周波数信号２０６が基準周波数信号 １１５の位相に応じてイネーブルされる。 ステップ５０５において、基準周波数信号１１５および出力周波数信号１１６ および１１７の間の位相関係が決定される。 ステップ５０６において、前記分周された基準周波数信号２０６のイネーブル および決定された位相関係に応じてタイミング制御回路３０８および論理回路３ １６によってフィードバック信号２０９がイネーブルされる。 したがって、本発明は位相ロックループ３００のための位相同期回路および方 法を提供する。本発明は位相検出器 およびループフィルタの間の従来技術のスイッチを除去することにより各状態間 で切り換える場合にＰＬＬ３００に導入される位相エラーを好適に最小化する。 ＰＬＬ状態制御回路３０５およびリセット回路３０６はＰＬＬ状態遷移のタイミ ングを制御する。さらに、新規な位相同期回路３０１は分周された基準周波数信 号２０６およびフィードバック信号２０９の初期位相を同期させることによりＰ ＬＬ３００がロック状態に到達するのに必要とされる時間を好適に最小化する。 したがって、ＰＬＬ３００がイネーブルされるや否や正確な位相エラーの決定が 達成される。本発明により、不正確な位相調整、ループスイッチによるＰＬＬ３ ００への位相エラーの発生、および従来技術のかなり多くの付加的なハードウェ アの問題が実質的に解決される。 本発明が例示的な実施例を参照して説明されたが、本発明はこれらの特定の実 施例に限定されることを意図するものではない。当業者は添付の請求の範囲に記 載された本発明の精神および範囲から離れることなく変形および修正を成し得る ことを理解するであろう。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ， ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，Ｔ Ｄ，ＴＧ)，ＡＰ(ＫＥ，ＭＷ，ＳＤ，ＳＺ)，ＡＭ，Ａ Ｔ，ＡＵ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ ，ＣＺ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＨＵ， ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＫ，ＬＴ，Ｌ Ｕ，ＬＶ，ＭＤ，ＭＧ，ＭＮ，ＭＷ，ＮＬ，ＮＯ，ＮＺ ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＩ，ＳＫ， ＴＪ，ＴＴ，ＵＡ，ＵＺ，ＶＮ

Claims (1)

1. 【特許請求の範囲】 １．基準周波数信号に応答して出力周波数信号を発生する位相ロックループ（ ＰＬＬ）のための位相同期回路であって、前記出力周波数信号および基準周波数 信号は各々周波数および位相によって特徴付けられ、前記基準周波数信号の周波 数は分周されて分周された基準周波数信号を生成し、前記出力周波数信号は分周 されてフィードバック信号を生成し、位相エラーは前記基準周波数信号の位相と 前記出力周波数信号の位相との間の差を示し、前記ＰＬＬは前記位相エラーの周 期的な指示に応答して位相エラーを低減するよう動作し、前記ＰＬＬは要求信号 に応じて第１および第２の状態を有し、前記要求信号の発生は時間的に前記位相 エラーの周期的な指示と同期せず、前記ＰＬＬのための位相同期回路は、 前記要求信号、前記位相エラーの周期的指示、および第１のリセット信号を受 けるよう結合され、かつセット信号およびＰＬＬ状態制御信号を生成するよう動 作するＰＬＬ状態制御回路、 前記要求信号、前記出力周波数信号、前記基準周波数信号、および前記セット 信号を受けるよう結合され、かつ第２および第３のリセット信号を生成するよう 動作する信号検出器、 前記第２および第３のリセット信号、および前記セット 信号を受けるよう結合され、かつ第１および第２のタイミング信号を生成するよ う動作するタイミング制御回路、 前記要求信号および前記第１および第２のタイミング信号を受けるよう結合さ れ、かつ前記第１のリセット信号を生成するよう動作するリセット回路、そして 前記第１および第２のタイミング信号、前記分周された基準周波数信号、およ び前記フィードバック信号を受けるよう結合され、かつ同期された分周基準周波 数信号および同期されたフィードバック信号を生成するよう動作する論理回路、 を具備する位相ロックループ（ＰＬＬ）のための位相同期回路。 ２．前記ＰＬＬ状態制御信号は前記ＰＬＬの第１および第２の状態を制御する 請求項１に記載の位相同期回路。 ３．前記セット信号は前記要求信号の第１の状態を検出するよう前記信号検出 器を準備させる請求項１に記載の位相同期回路。 ４．前記セット信号は前記第１および第２のタイミング信号の各々を所定の状 態に保持させ、かつ前記第２および第３のリセット信号は、それぞれ、第１およ び第２のタイミング信号をそれらのそれぞれの所定の状態から解除させる請求項 １に記載の位相同期回路。 ５．前記第１のリセット信号は前記要求信号の第２の状態を検出するよう前記 ＰＬＬ状態制御回路を準備させる請 求項１に記載の位相同期回路。 ６．前記第１のタイミング信号および前記分周された基準周波数信号は前記同 期された分周基準周波数信号を生成するために組合わされ、かつ前記第２のタイ ミング信号および前記フィードバック信号は前記同期されたフィードバック信号 を生成するよう組合わされる請求項１に記載の位相同期回路。 ７．基準周波数信号に応答して出力周波数信号を発生し、該出力周波数信号お よび前記基準周波数信号は各々周波数および位相によって特徴付けられ、前記出 力周波数信号は前記基準周波数信号よりも高い周波数を有し、前記基準周波数信 号の周波数は分周されて分周された基準周波数信号を生成し、前記出力周波数信 号の周波数は分周されてフィードバック信号を生成する、位相ロックループ（Ｐ ＬＬ）における、分周された基準周波数信号の位相およびフィードバック信号の 位相を同期させる方法であって、 （ａ）前記分周された基準周波数信号および前記フィードバック信号の各々 を所定の状態に保持する段階、 （ｂ）前記基準周波数信号の位相に応じて前記分周された基準周波数信号を イネーブルする段階。 （ｃ）前記基準周波数信号および前記出力周波数信号の間の位相関係を決定 する段階、そして （ｄ）前記分周された基準周波数信号のイネーブルおよび前記決定された位 相関係に応じて前記フィードバック 信号をイネーブルする段階、 を具備する位相ロックループ（ＰＬＬ）における、分周された基準周波数信号 の位相およびフィードバック信号の位相を同期させる方法。 ８．前記方法は前記ＰＬＬが第１の状態にあるとき前記段階（ａ）を行ない、 かつ前記ＰＬＬが第２の状態にあるとき前記段階（ｂ），（ｃ）および（ｄ）を 行なう請求項７に記載の方法。