JPH0775047B2 - 信号処理回路 - Google Patents
信号処理回路Info
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- JPH0775047B2 JPH0775047B2 JP62040025A JP4002587A JPH0775047B2 JP H0775047 B2 JPH0775047 B2 JP H0775047B2 JP 62040025 A JP62040025 A JP 62040025A JP 4002587 A JP4002587 A JP 4002587A JP H0775047 B2 JPH0775047 B2 JP H0775047B2
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- Japan
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- signal
- constant current
- capacitor
- circuit
- transistors
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
- G11B5/02—Recording, reproducing, or erasing methods; Read, write or erase circuits therefor
- G11B5/09—Digital recording
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
- G11B20/1423—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code
- G11B20/1426—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code conversion to or from block codes or representations thereof
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10009—Improvement or modification of read or write signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
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Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Digital Magnetic Recording (AREA)
- Manipulation Of Pulses (AREA)
- Pulse Circuits (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はハード・ディスク装置における磁気ヘッドか
ら読み出されたパルス信号のピーク検出を行なう際に使
用される信号処理回路に関する。
ら読み出されたパルス信号のピーク検出を行なう際に使
用される信号処理回路に関する。
（従来の技術） ハード・ディスク装置における磁気ヘッドの読み取り信
号から疑似ピークを取り除く手法として、タイム・ドメ
イン方式、レベル・スライス方式、ΔＶ方式等が知られ
ている。このうちのΔＶ方式は、原波形の真のピーク・
レベルを基準としてレベルを設定し、それ以下のピーク
は疑似ピークとして除去する方法であり、原波形の振幅
レベルによる制限がなく、MFM変調からRLL変調まで適用
範囲が広いことを特長にしている。
号から疑似ピークを取り除く手法として、タイム・ドメ
イン方式、レベル・スライス方式、ΔＶ方式等が知られ
ている。このうちのΔＶ方式は、原波形の真のピーク・
レベルを基準としてレベルを設定し、それ以下のピーク
は疑似ピークとして除去する方法であり、原波形の振幅
レベルによる制限がなく、MFM変調からRLL変調まで適用
範囲が広いことを特長にしている。
このΔＶ方式により疑似ピーク除去方法では、磁気ヘッ
ドの読み取り信号のピーク位置をある決められた期間だ
け遅延する必要がある。従来では、この遅延をアナログ
信号の状態で行なうようにしている。
ドの読み取り信号のピーク位置をある決められた期間だ
け遅延する必要がある。従来では、この遅延をアナログ
信号の状態で行なうようにしている。
第５図はΔＶ方式による従来の信号処理回路の回路図で
あり、第６図はその信号波形図である。すなわち、磁気
ヘッドからの読み取り信号ＡをLCR型フィルタからなる
アナログ遅延回路61で所定期間だけ遅延した後、この遅
延信号Ｂを微分回路62で微分し、その微分信号Ｃをコン
パレータ63で増幅することによりディジタル信号Ｄに変
換している。そして、このディジタル信号Ｄを用いて書
込みデータに対応したデータＥを最終的に形成してい
る。
あり、第６図はその信号波形図である。すなわち、磁気
ヘッドからの読み取り信号ＡをLCR型フィルタからなる
アナログ遅延回路61で所定期間だけ遅延した後、この遅
延信号Ｂを微分回路62で微分し、その微分信号Ｃをコン
パレータ63で増幅することによりディジタル信号Ｄに変
換している。そして、このディジタル信号Ｄを用いて書
込みデータに対応したデータＥを最終的に形成してい
る。
ところが、アナログ遅延回路を使用して信号遅延を行な
う場合、読み取り信号の周波数範囲を広げるには多数の
フィルタを用意する必要があり、フィルタの設計が困難
である、全体を集積化することができずLCR素子は外付
けとなるために部品点数が多くなる、部品点数が多くな
ることによりボード上での実装面積が大きくなる等の欠
点がある。
う場合、読み取り信号の周波数範囲を広げるには多数の
フィルタを用意する必要があり、フィルタの設計が困難
である、全体を集積化することができずLCR素子は外付
けとなるために部品点数が多くなる、部品点数が多くな
ることによりボード上での実装面積が大きくなる等の欠
点がある。
（発明が解決しようとする問題点） このように、ΔＶ方式により磁気ヘッドの読み取り信号
のピーク位置をある決められた期間だけ遅延してパルス
信号を得る従来回路では、回路全体を集積化することが
できないためにコストの増加、部品点数の増加、ボード
上における実装面積の増加を招くという欠点があり、さ
らに設計が困難であるという欠点がある。
のピーク位置をある決められた期間だけ遅延してパルス
信号を得る従来回路では、回路全体を集積化することが
できないためにコストの増加、部品点数の増加、ボード
上における実装面積の増加を招くという欠点があり、さ
らに設計が困難であるという欠点がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、集積化が可能であり、かつ容易に設
計することができるΔＶ方式による信号処理回路を提供
することにある。
あり、その目的は、集積化が可能であり、かつ容易に設
計することができるΔＶ方式による信号処理回路を提供
することにある。
［発明の構成］ （問題点を解決するための手段） この発明の信号処理回路は、アナログ信号を微分する微
分手段と、上記微分手段の出力をディジタル信号に変換
する変換手段と、上記変換手段で変換されたディジタル
信号を所定期間遅延するディジタル遅延手段とから構成
されている。
分手段と、上記微分手段の出力をディジタル信号に変換
する変換手段と、上記変換手段で変換されたディジタル
信号を所定期間遅延するディジタル遅延手段とから構成
されている。
さらに、上記ディジタル遅延手段は、エミッタが共通に
接続され各ベースには遅延すべき相補的パルス信号が入
力される第１及び第２のトランジスタと、上記第１及び
第２のトランジスタの共通エミッタに接続された第１の
定電流源と、上記第１及び第２のトランジスタのコレク
タ間に接続されたコンデンサと、上記第１及び第２のト
ランジスタの各コレクタに接続されそれぞれ上記第１の
定電流源の1/2の値を持つ第２及び第３の定電流源と、
上記コンデンサの両端間の電位差が一定値以下となるよ
うに制限するクランプ回路と、上記コンデンサの両端間
の電位差を増幅する増幅手段とから構成されている。
接続され各ベースには遅延すべき相補的パルス信号が入
力される第１及び第２のトランジスタと、上記第１及び
第２のトランジスタの共通エミッタに接続された第１の
定電流源と、上記第１及び第２のトランジスタのコレク
タ間に接続されたコンデンサと、上記第１及び第２のト
ランジスタの各コレクタに接続されそれぞれ上記第１の
定電流源の1/2の値を持つ第２及び第３の定電流源と、
上記コンデンサの両端間の電位差が一定値以下となるよ
うに制限するクランプ回路と、上記コンデンサの両端間
の電位差を増幅する増幅手段とから構成されている。
（作用） この発明による信号処理回路では、アナログ信号を微分
し、さらにディジタル信号に変換してからディジタル遅
延手段で所定期間遅延を行なうようにしている。
し、さらにディジタル信号に変換してからディジタル遅
延手段で所定期間遅延を行なうようにしている。
このため、従来のようなアナログ・フィルタが不要とな
るので、集積化が可能であり、かつ設計も容易に行なう
ことができる。
るので、集積化が可能であり、かつ設計も容易に行なう
ことができる。
さらにディジタル遅延手段では、コンデンサの両端間の
電位差が一定値以下となるようにクランプ回路で制限し
て増幅手段で増幅するようにしているので、遅延期間を
常に一定にすることができる。
電位差が一定値以下となるようにクランプ回路で制限し
て増幅手段で増幅するようにしているので、遅延期間を
常に一定にすることができる。
（実施例） 以下、図面を参照してこの発明の実施例を説明する。
第１図はこの発明の一実施例の構成を示すブロック図で
あり、第２図はその信号波形図である。
あり、第２図はその信号波形図である。
すなわち、磁気ヘッドからの読み取り信号ａをまず微分
回路11で微分し、その微分信号ｂを差動型のコンパレー
タ12で増幅することによりディジタル信号ｃに変換す
る。次に、このディジタル信号ｃをディジタル遅延回路
13で所定期間だけ遅延して遅延信号ｄを得る。そして、
この遅延信号ｄを用いて書込みデータに対応したデータ
を最終的に形成している。
回路11で微分し、その微分信号ｂを差動型のコンパレー
タ12で増幅することによりディジタル信号ｃに変換す
る。次に、このディジタル信号ｃをディジタル遅延回路
13で所定期間だけ遅延して遅延信号ｄを得る。そして、
この遅延信号ｄを用いて書込みデータに対応したデータ
を最終的に形成している。
第３図は上記回路で使用される遅延回路の具体的構成を
示す回路図である。この回路に対する入力信号すなわち
コンパレータ12からの出力信号はINAとINBの互いに相補
信号となっており、一方の信号INAはnpnトランジスタQ1
のベースに、他方の信号はINBはnpnトランジスタQ2のベ
ースにそれぞれ供給される。上記両トランジスタQ1、Q2
はエミッタが共通に接続されており、信号INA及びINBを
増幅する差動増幅対20を構成している。そして、上記両
トランジスタQ1、Q2のコレクタ間にはコンデンサC0が接
続されている。そして、差動増幅対20は入力信号INAとI
NBのレベルに応じてコンデンサC0の充放電を行なう。
示す回路図である。この回路に対する入力信号すなわち
コンパレータ12からの出力信号はINAとINBの互いに相補
信号となっており、一方の信号INAはnpnトランジスタQ1
のベースに、他方の信号はINBはnpnトランジスタQ2のベ
ースにそれぞれ供給される。上記両トランジスタQ1、Q2
はエミッタが共通に接続されており、信号INA及びINBを
増幅する差動増幅対20を構成している。そして、上記両
トランジスタQ1、Q2のコレクタ間にはコンデンサC0が接
続されている。そして、差動増幅対20は入力信号INAとI
NBのレベルに応じてコンデンサC0の充放電を行なう。
バイアス電圧線VB1、抵抗R1、npnトランジスタQ3,Q4及
びpnpトランジスタQ5〜Q10は定電流源回路30を構成して
おり、上記差動増幅対20を構成するトランジスタQ1、Q2
の共通エミッタにI0の一定電流を流すと共に、コレクタ
が上記コンデンサC0の各端子に接続されているトランジ
スタQ8,Q9にそれぞれI0/2の一定電流を流す。電流I0及
びI0/2の値は抵抗R1の調整によって変えられる。
びpnpトランジスタQ5〜Q10は定電流源回路30を構成して
おり、上記差動増幅対20を構成するトランジスタQ1、Q2
の共通エミッタにI0の一定電流を流すと共に、コレクタ
が上記コンデンサC0の各端子に接続されているトランジ
スタQ8,Q9にそれぞれI0/2の一定電流を流す。電流I0及
びI0/2の値は抵抗R1の調整によって変えられる。
バイアス電圧線VB2、抵抗R2、npnトランジスタQ11,Q12,
Q13、pnpトランジスタQ14〜Q18及び定電流源I1,I2はク
ランプ回路40を構成しており、上記コンデンサC0の両端
間の電圧を定電流源I2による抵抗R2における降下電圧Δ
Ｖに制御する。
Q13、pnpトランジスタQ14〜Q18及び定電流源I1,I2はク
ランプ回路40を構成しており、上記コンデンサC0の両端
間の電圧を定電流源I2による抵抗R2における降下電圧Δ
Ｖに制御する。
抵抗R3,R4、npnトランジスタQ19〜Q22及び定電流源I3〜
I5は差動型のコンパレータ50を構成しており、上記コン
デンサC0の両端の電圧を増幅し、波形成型して互いに相
補の信号OUTA、OUTBを出力する。
I5は差動型のコンパレータ50を構成しており、上記コン
デンサC0の両端の電圧を増幅し、波形成型して互いに相
補の信号OUTA、OUTBを出力する。
このように回路は、調整が必要な抵抗R1を除いて残りは
全て集積回路内に形成されている。
全て集積回路内に形成されている。
次にこの回路の動作を第４図の波形図を用いて説明す
る。
る。
まず、入力信号INAが“L"レベル、INBが“H"レベルのと
き、差動増幅対20を構成する一方のトランジスタQ1がオ
フ、他方のトランジスタQ2がオンとなる。トランジスタ
Q2がオン状態になると、このトランジスタQ2にはI0のコ
レクタ電流が流れる。さらにコンデンサC0は、トランジ
スタQ1のコレクタ側からトランジスタQ2のコレクタ側に
向かい、トランジスタQ8による定電流I0/2により充電が
開始される。従って、この充電の開始後はコンデンサC0
のトランジスタQ1のコレクタ側の端子電圧VC1は上昇
し、トランジスタQ2のコレクタ側の端子電圧VC2は下降
する。そして、最終的に、コンデンサC0の端子電圧VC1
及び端子電圧VC2はそれぞれクランプ回路40によって
“H"レベル、“L"レベルにクランプされる。クランプ時
のVC1及びVC2の次に式で与えられる。
き、差動増幅対20を構成する一方のトランジスタQ1がオ
フ、他方のトランジスタQ2がオンとなる。トランジスタ
Q2がオン状態になると、このトランジスタQ2にはI0のコ
レクタ電流が流れる。さらにコンデンサC0は、トランジ
スタQ1のコレクタ側からトランジスタQ2のコレクタ側に
向かい、トランジスタQ8による定電流I0/2により充電が
開始される。従って、この充電の開始後はコンデンサC0
のトランジスタQ1のコレクタ側の端子電圧VC1は上昇
し、トランジスタQ2のコレクタ側の端子電圧VC2は下降
する。そして、最終的に、コンデンサC0の端子電圧VC1
及び端子電圧VC2はそれぞれクランプ回路40によって
“H"レベル、“L"レベルにクランプされる。クランプ時
のVC1及びVC2の次に式で与えられる。
VC1＝VB2＋VBE15 …１ VC2＝VB2＋VBE16＋VBE17−VBE11 ＋ΔＶ＋VBE18−VBE12 …２ ここで、VBE11、VBE12、VBE15、VBE16、VBE17、VBE18は
それぞれトランジスタQ11、Q12、Q15、Q16、Q17、Q18の
ベース、エミッタ間電圧であり、ΔＶは定電流I2による
抵抗R2における降下電圧である。
それぞれトランジスタQ11、Q12、Q15、Q16、Q17、Q18の
ベース、エミッタ間電圧であり、ΔＶは定電流I2による
抵抗R2における降下電圧である。
トランジスタQ15とQ16、Q17とQ18、Q11とQ12、それぞれ
の特性が等しくかつ定電流源I1とI2が等しく設定されて
いるならば、クランプ時におけるコンデンサC0の両端間
の電圧VC1−VC2は次の式で与えられる。
の特性が等しくかつ定電流源I1とI2が等しく設定されて
いるならば、クランプ時におけるコンデンサC0の両端間
の電圧VC1−VC2は次の式で与えられる。
VC1−VC2＝ΔＶ …３ すなわち、コンデンサC0の両端間のクランプ電圧は、抵
抗R2の値と定電流源I2の値によってのみ決定される。
抗R2の値と定電流源I2の値によってのみ決定される。
次に、入力信号INAが“H"レベル、INBが“L"レベルに変
化すると、差動増幅対20のトランジスタQ1がオン、他方
のトランジスタQ2がオフとなる。トランジスタQ1がオン
状態になると、このトランジスタQ1にはI0のコレクタ電
流が流れる。さらにコンデンサC0は、トランジスタQ2の
コレクタ側からトランジスタQ1のコレクタ側に向かい、
トランジスタQ7による定電流I0/2により充電が開始され
る。従って、この充電の開始後は、コンデンサC0のトラ
ンジスタQ1のコレクタ側の端子電圧VC1は下降し、トラ
ンジスタQ2のコレクタ側の端子電圧VC2は上昇する。そ
して、最終的に、コンデンサC0の端子電圧VC1及び端子
電圧VC2はそれぞれクランプ回路40によって、前記第１
式、第２式で与えられる“L"レベル、“H"レベルにクラ
ンプされる。
化すると、差動増幅対20のトランジスタQ1がオン、他方
のトランジスタQ2がオフとなる。トランジスタQ1がオン
状態になると、このトランジスタQ1にはI0のコレクタ電
流が流れる。さらにコンデンサC0は、トランジスタQ2の
コレクタ側からトランジスタQ1のコレクタ側に向かい、
トランジスタQ7による定電流I0/2により充電が開始され
る。従って、この充電の開始後は、コンデンサC0のトラ
ンジスタQ1のコレクタ側の端子電圧VC1は下降し、トラ
ンジスタQ2のコレクタ側の端子電圧VC2は上昇する。そ
して、最終的に、コンデンサC0の端子電圧VC1及び端子
電圧VC2はそれぞれクランプ回路40によって、前記第１
式、第２式で与えられる“L"レベル、“H"レベルにクラ
ンプされる。
以降、入力信号INA、INBが変化する毎に、コンデンサC0
の端子電圧VC1、VC2は第４図に示すようにΔＶに制限さ
れた状態で変化する。
の端子電圧VC1、VC2は第４図に示すようにΔＶに制限さ
れた状態で変化する。
コンパレータ50は入力信号INA、INBが変化してから後、
コンデンサC0の両端子電圧VC1、VC2が一致した後に出力
信号OUTA、OUTBを反転する。
コンデンサC0の両端子電圧VC1、VC2が一致した後に出力
信号OUTA、OUTBを反転する。
ここで、充電時におけるコンデンサC0の充電電荷ｑは、
両端間の電圧がΔＶであるために次の式で与えられる。
両端間の電圧がΔＶであるために次の式で与えられる。
ｑ＝C0・ΔＶ …４ さらにコンデンサC0は各充電は期間ＴにI0/2の電流で充
電され、この電流で期間Ｔだけ充電するときのコンデン
サC0の充電電荷ｑは次の式で与えられる。
電され、この電流で期間Ｔだけ充電するときのコンデン
サC0の充電電荷ｑは次の式で与えられる。
従って、上記第４、第５式から、次のような関係が求め
られる。
られる。
Ｔ＝（2C0/I0）ΔＶ …６ 上記第６式で与えられる期間Ｔは入力信号INに対する出
力信号OUTの遅延期間である。この期間ＴはI0とΔＶの
関数であり、I0とΔＶはそれぞれ温度特性を持たないよ
うにすることは容易である。このため、遅延期間Ｔを常
に一定にすることができる。しかも、この遅延期間Ｔを
変える場合には、外付け抵抗R1を変えて定電流I0の値を
変えればよいので、容易に遅延期間の調整が可能であ
る。
力信号OUTの遅延期間である。この期間ＴはI0とΔＶの
関数であり、I0とΔＶはそれぞれ温度特性を持たないよ
うにすることは容易である。このため、遅延期間Ｔを常
に一定にすることができる。しかも、この遅延期間Ｔを
変える場合には、外付け抵抗R1を変えて定電流I0の値を
変えればよいので、容易に遅延期間の調整が可能であ
る。
ところで、一般にパルス遅延回路では入力パルス信号の
1/2のパルス幅に相当する期間以上の遅延を行なうこと
はできない。このため、この遅延回路を使用して前記第
１図中のディジタル遅延回路13を構成する際、入力パル
ス信号の1/2のパルス幅に相当する期間以上の遅延を行
なう場合には、この遅延回路を複数個用意して多段接続
すればよい。
1/2のパルス幅に相当する期間以上の遅延を行なうこと
はできない。このため、この遅延回路を使用して前記第
１図中のディジタル遅延回路13を構成する際、入力パル
ス信号の1/2のパルス幅に相当する期間以上の遅延を行
なう場合には、この遅延回路を複数個用意して多段接続
すればよい。
このようにこの実施例回路では、ディジタル遅延回路を
使用して信号遅延を行なうようにしているので、従来の
ようなアナログ・フィルタが不要となる。この結果、調
整が必要な抵抗R1を除いたほとんどの部分を１チップに
集積化することができ、外付け部品が少なくなり、かつ
ボード上での実装面積を十分に小さくすることができ
る。また、設計上の困難性も解消される。
使用して信号遅延を行なうようにしているので、従来の
ようなアナログ・フィルタが不要となる。この結果、調
整が必要な抵抗R1を除いたほとんどの部分を１チップに
集積化することができ、外付け部品が少なくなり、かつ
ボード上での実装面積を十分に小さくすることができ
る。また、設計上の困難性も解消される。
［発明の効果］ 以上説明したようにこの発明によれば、集積化が可能で
あり、かつ容易に設計することができるΔＶ方式による
信号処理回路を提供することができる。
あり、かつ容易に設計することができるΔＶ方式による
信号処理回路を提供することができる。
【図面の簡単な説明】 第１図はこの発明の一実施例の構成を示すブロック図、
第２図はその信号波形図、第３図は上記実施例回路の一
部の具体的構成を示す回路図、第４図はその信号波形
図、第５図は従来回路の回路図、第６図はその信号波形
図である。 11……微分回路、12……コンパレータ、13……ディジタ
ル遅延回路、20……差動増幅対、30……定電流源回路、
40……クランプ回路、50……コンパレータ、C0……コン
デンサ、R1,R2……抵抗。
第２図はその信号波形図、第３図は上記実施例回路の一
部の具体的構成を示す回路図、第４図はその信号波形
図、第５図は従来回路の回路図、第６図はその信号波形
図である。 11……微分回路、12……コンパレータ、13……ディジタ
ル遅延回路、20……差動増幅対、30……定電流源回路、
40……クランプ回路、50……コンパレータ、C0……コン
デンサ、R1,R2……抵抗。
Claims (2)
- 【請求項１】相補的アナログ信号を微分する微分手段
と、上記微分手段の相補的出力を相補的ディジタル信号
に変換する変換手段と、上記変換手段で変換された相補
的ディジタル信号を所定期間遅延するディジタル遅延手
段とを具備し、上記ディジタル遅延手段が、エミッタが
共通に接続され各ベースには遅延すべき相補なパルス信
号が入力される第１及び第２のトランジスタと、上記第
１及び第２のトランジスタの共通エミッタに接続された
第１の定電流源と、上記第１及び第２のトランジスタの
コレクタ間に接続されたコンデンサと、上記第１及び第
２のトランジスタの各コレクタに接続されそれぞれ上記
第１の定電流源の1/2の値を持つ第２及び第３の定電流
源と、上記コンデンサの両端間の電位差が一定値以下と
なるように制限するクランプ回路と、上記コンデンサの
両端間の電位差を増幅する増幅手段とから構成されてい
ることを特徴とする信号処理回路。 - 【請求項２】前記クランプ回路が、抵抗と、この抵抗に
一定電流を流す定電流源とを含んで構成されている特許
請求の範囲第１項に記載の信号処理回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62040025A JPH0775047B2 (ja) | 1987-02-25 | 1987-02-25 | 信号処理回路 |
| EP88102740A EP0281009B1 (en) | 1987-02-25 | 1988-02-24 | Signal processing circuit |
| DE8888102740T DE3880713T2 (de) | 1987-02-25 | 1988-02-24 | Signal-verarbeitungsschaltung. |
| KR1019880001885A KR910006569B1 (ko) | 1987-02-25 | 1988-02-24 | 신호처리회로 |
| US07/545,139 US5081369A (en) | 1987-02-25 | 1990-06-27 | Signal processing circuit with digital delay |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62040025A JPH0775047B2 (ja) | 1987-02-25 | 1987-02-25 | 信号処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63209006A JPS63209006A (ja) | 1988-08-30 |
| JPH0775047B2 true JPH0775047B2 (ja) | 1995-08-09 |
Family
ID=12569362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62040025A Expired - Fee Related JPH0775047B2 (ja) | 1987-02-25 | 1987-02-25 | 信号処理回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5081369A (ja) |
| EP (1) | EP0281009B1 (ja) |
| JP (1) | JPH0775047B2 (ja) |
| KR (1) | KR910006569B1 (ja) |
| DE (1) | DE3880713T2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6208174B1 (en) * | 1999-12-14 | 2001-03-27 | Analog Devices, Inc. | High-speed comparator systems and methods with enhanced noise rejection |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3810232A (en) * | 1972-10-18 | 1974-05-07 | Singer Co | Magnetic memory read system for digital recordings |
| JPS558051B2 (ja) * | 1974-11-06 | 1980-03-01 | ||
| CA1086426A (en) * | 1975-10-13 | 1980-09-23 | Shunji Minami | Analog voltage memory device |
| US4091379A (en) * | 1976-05-03 | 1978-05-23 | Litton Business Systems, Inc. | Analog to digital wave shaping system |
| US4122490A (en) * | 1976-11-09 | 1978-10-24 | Lish Charles A | Digital chroma-key circuitry |
| US4183051A (en) * | 1977-07-01 | 1980-01-08 | Quadricolor Technology L.P. | Color television receiving system utilizing multimode inferred highs correction to reduce color infidelities |
| US4222008A (en) * | 1977-09-14 | 1980-09-09 | Rca Corporation | Apparatus for dividing an arbitrary waveform into equal-amplitude steps |
| JPS58143412A (ja) * | 1982-02-18 | 1983-08-26 | Mitsubishi Electric Corp | 磁気記録装置の読取方式 |
| JPS595410A (ja) * | 1982-06-22 | 1984-01-12 | ア−ルシ−エ− コ−ポレ−シヨン | デジタルデ−タ検知装置 |
| JPS61168106A (ja) * | 1985-01-18 | 1986-07-29 | Seiko Epson Corp | 磁気記録再生装置 |
| JP2641421B2 (ja) * | 1985-03-22 | 1997-08-13 | 株式会社日立製作所 | 光学的検出方法、光学的情報再生装置、及び信号検出回路 |
| US4613973A (en) * | 1985-06-20 | 1986-09-23 | Eaton-Kenway, Inc. | Digital data decoder and method |
-
1987
- 1987-02-25 JP JP62040025A patent/JPH0775047B2/ja not_active Expired - Fee Related
-
1988
- 1988-02-24 EP EP88102740A patent/EP0281009B1/en not_active Expired - Lifetime
- 1988-02-24 DE DE8888102740T patent/DE3880713T2/de not_active Expired - Lifetime
- 1988-02-24 KR KR1019880001885A patent/KR910006569B1/ko not_active IP Right Cessation
-
1990
- 1990-06-27 US US07/545,139 patent/US5081369A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0281009B1 (en) | 1993-05-05 |
| DE3880713D1 (de) | 1993-06-09 |
| KR910006569B1 (ko) | 1991-08-28 |
| US5081369A (en) | 1992-01-14 |
| DE3880713T2 (de) | 1993-08-19 |
| EP0281009A2 (en) | 1988-09-07 |
| KR880010381A (ko) | 1988-10-08 |
| EP0281009A3 (en) | 1989-06-14 |
| JPS63209006A (ja) | 1988-08-30 |
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