JPS63209006A - 信号処理回路 - Google Patents
信号処理回路Info
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- JPS63209006A JPS63209006A JP62040025A JP4002587A JPS63209006A JP S63209006 A JPS63209006 A JP S63209006A JP 62040025 A JP62040025 A JP 62040025A JP 4002587 A JP4002587 A JP 4002587A JP S63209006 A JPS63209006 A JP S63209006A
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- 230000003111 delayed effect Effects 0.000 claims abstract description 7
- 239000003990 capacitor Substances 0.000 claims description 23
- 230000000295 complement effect Effects 0.000 claims description 3
- 230000003321 amplification Effects 0.000 claims 1
- 238000003199 nucleic acid amplification method Methods 0.000 claims 1
- 230000004069 differentiation Effects 0.000 abstract description 2
- 230000010354 integration Effects 0.000 abstract description 2
- 238000000034 method Methods 0.000 description 14
- 238000010586 diagram Methods 0.000 description 12
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
- G11B5/02—Recording, reproducing, or erasing methods; Read, write or erase circuits therefor
- G11B5/09—Digital recording
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
- G11B20/1423—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code
- G11B20/1426—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code conversion to or from block codes or representations thereof
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10009—Improvement or modification of read or write signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
- G11B20/1423—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Digital Magnetic Recording (AREA)
- Manipulation Of Pulses (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
この発明はハード・ディスク装置における磁気ヘッドか
ら読み出されたパルス信号のピーク検出を行なう際に使
用される信号処理回路に関する。
ら読み出されたパルス信号のピーク検出を行なう際に使
用される信号処理回路に関する。
（従来の技術〉
ハード・ディスク装置における磁気ヘッドの読み取り信
号から疑似ピークを取り除く手法として、タイム・ドメ
イン方式、レベル・スライス方式、ΔＶ方式等が知られ
ている。このうちのΔ■方式は、原波形の真のピーク・
レベルを基準としてレベルを設定し、それ以下のピーク
は疑似ピークとして除去する方法であり、原波形の振幅
レベルによる制限がなく、ＭＦＭ変調からＲＬＬ変調ま
で適用範囲が広いことを特長にしている。
号から疑似ピークを取り除く手法として、タイム・ドメ
イン方式、レベル・スライス方式、ΔＶ方式等が知られ
ている。このうちのΔ■方式は、原波形の真のピーク・
レベルを基準としてレベルを設定し、それ以下のピーク
は疑似ピークとして除去する方法であり、原波形の振幅
レベルによる制限がなく、ＭＦＭ変調からＲＬＬ変調ま
で適用範囲が広いことを特長にしている。
このΔ■方式による疑似ピーク除去方法では、磁気ヘッ
ドの読み取り信号のピーク位置をある決められた期間だ
け遅延する必要がある。従来では、この遅延をアナログ
信号の状態で行なうようにしている。
ドの読み取り信号のピーク位置をある決められた期間だ
け遅延する必要がある。従来では、この遅延をアナログ
信号の状態で行なうようにしている。
第５図はΔ■方式による従来の信号処理回路の回路図で
あり、第６図はその信号波形図である。
あり、第６図はその信号波形図である。
すなわち、磁気ヘッドからの読み取り信号ＡをＬＣＲ型
フィルタからなるアナログ踵延回路６１で所定期間だけ
遅延した後、この遅延信号Ｂを微分回路６２で微分し、
その微分信号Ｃをコンパレータ６３で増幅することによ
りディジタル信号りに変換している。そして、このディ
ジタル信号りを用いて書込みデータに対応したデータＥ
を最終的に形成している。
フィルタからなるアナログ踵延回路６１で所定期間だけ
遅延した後、この遅延信号Ｂを微分回路６２で微分し、
その微分信号Ｃをコンパレータ６３で増幅することによ
りディジタル信号りに変換している。そして、このディ
ジタル信号りを用いて書込みデータに対応したデータＥ
を最終的に形成している。
ところが、アナログ遅延回路を使用して信号遅延を行な
う場合、読み取り信号の周波数範囲を広げるには多数の
フィルタを用意する必要があり、フィルタの設計が困難
である、全体を集積化することができずＬＣＲ素子は外
付けとなるために部品点数が多くなる、部品点数が多く
なることによりボード上での実装面積が大きくなる等の
欠点がある。
う場合、読み取り信号の周波数範囲を広げるには多数の
フィルタを用意する必要があり、フィルタの設計が困難
である、全体を集積化することができずＬＣＲ素子は外
付けとなるために部品点数が多くなる、部品点数が多く
なることによりボード上での実装面積が大きくなる等の
欠点がある。
（発明が解決しようとする問題点）
このように、Δ■方式により磁気ヘッドの読み取り信号
のピーク位置をある決められた期間だけ遅延してパルス
信号を得る従来回路では、回路全体を集積化することが
できないためにコストの増加、部品点数の増加、ボード
上における実装面積の増加を招くという欠点があり、ざ
らに設計が困難であるいう欠点がある。
のピーク位置をある決められた期間だけ遅延してパルス
信号を得る従来回路では、回路全体を集積化することが
できないためにコストの増加、部品点数の増加、ボード
上における実装面積の増加を招くという欠点があり、ざ
らに設計が困難であるいう欠点がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、集積化が可能であり、かつ容易に設
計することができるΔＶ方式による信号処理回路を提供
することにある。
あり、その目的は、集積化が可能であり、かつ容易に設
計することができるΔＶ方式による信号処理回路を提供
することにある。
［発明の構成Ｊ
（問題点を解決するための手段）
この発明の信号処理回路は、アナログ信号を微分する微
分手段と、上記微分手段の出力をディジタル信号に変換
する変換手段と、上記変換手段で変換されたディジタル
信１号を所定期間遅延するディジタル遅延手段とから構
成されている。
分手段と、上記微分手段の出力をディジタル信号に変換
する変換手段と、上記変換手段で変換されたディジタル
信１号を所定期間遅延するディジタル遅延手段とから構
成されている。
（作用）
この発明による信号処理回路では、アナログ信号を微分
し、さらにディジタル信号に変換してからディジタル遅
延手段で所定用ｗＲ遅延を行なうようにしている。
し、さらにディジタル信号に変換してからディジタル遅
延手段で所定用ｗＲ遅延を行なうようにしている。
このため、従来のようなアナログ・フィルタが不要とな
るので、集積化が可能であり、かつ設計も容易に行なう
ことができる。
るので、集積化が可能であり、かつ設計も容易に行なう
ことができる。
（実施例）
以下、図面を参照してこの発明の詳細な説明する。
第１図はこの発明の一実施例の構成を示すブロック図で
あり、第２図はその信号波形図である。
あり、第２図はその信号波形図である。
すなわち、磁気ヘッドからの読み取り信号ａをまず微分
回路１１で微分し、その微分信号すを差動型のコンパレ
ータ１２で増幅することによりディジタル信号Ｃに変換
する。次に、このディジタル信号Ｃをディジタル遅延回
路１３で所定期間だけ遅延して遅延信号ｄを得る。そし
て、この遅延信号ｄを用いて書込みデータに対応したデ
ータを最終的に形成している。
回路１１で微分し、その微分信号すを差動型のコンパレ
ータ１２で増幅することによりディジタル信号Ｃに変換
する。次に、このディジタル信号Ｃをディジタル遅延回
路１３で所定期間だけ遅延して遅延信号ｄを得る。そし
て、この遅延信号ｄを用いて書込みデータに対応したデ
ータを最終的に形成している。
第３図は上記回路で使用される遅延回路の具体的構成を
示す回路図である。この回路に対する入力信号すなわち
コンパレータ１２からの出力信号はＩＮＡとＩＮＢの互
いに相補信号となっており、一方の信号ＩＮＡはｎ ｐ
ｎ １−、ランジスタＱ１のベースに、他方の信号Ｉ
ＮＳはｎｐｎトランジスタＱ２のベースにそれぞれ供給
される。上記両トランジスタＱ１、Ｑ２はエミッタが共
通に接続されており、信号ＩＮＡ及びＩＮＢを増幅する
差動増幅対２０を構成している。そして、上記両トラン
ジスタＱ１、Ｑ２のコレクタ間にはコンデンサＣＯが接
続されている。そして、差動増幅対２０は入力信号ＩＮ
ＡとＩＮＢのレベルに応じてコンデンサＣＯの充放電を
行なう。
示す回路図である。この回路に対する入力信号すなわち
コンパレータ１２からの出力信号はＩＮＡとＩＮＢの互
いに相補信号となっており、一方の信号ＩＮＡはｎ ｐ
ｎ １−、ランジスタＱ１のベースに、他方の信号Ｉ
ＮＳはｎｐｎトランジスタＱ２のベースにそれぞれ供給
される。上記両トランジスタＱ１、Ｑ２はエミッタが共
通に接続されており、信号ＩＮＡ及びＩＮＢを増幅する
差動増幅対２０を構成している。そして、上記両トラン
ジスタＱ１、Ｑ２のコレクタ間にはコンデンサＣＯが接
続されている。そして、差動増幅対２０は入力信号ＩＮ
ＡとＩＮＢのレベルに応じてコンデンサＣＯの充放電を
行なう。
バイアス電圧源■Ｂ１、抵抗Ｒ１、ｎｐｎトランジスタ
Ｑ３．Ｑ４及びｐｎｐトランジスタ０５〜Ｑ１０は定電
流源回路３０を構成しており、上記差動増幅対２０を構
成するトランジスタＱ１、Ｑ２の共通エミッタに１０の
一定電流を流すと共に、コレクタが上記コンデンサＣＯ
の各端子に接続されているトランジスタＱ８．Ｑ９にそ
れぞれ１０／２の一定電流を流す。電流ＩＯ及びＩＯ／
２の値は抵抗Ｒ１の調整によって変えられる。
Ｑ３．Ｑ４及びｐｎｐトランジスタ０５〜Ｑ１０は定電
流源回路３０を構成しており、上記差動増幅対２０を構
成するトランジスタＱ１、Ｑ２の共通エミッタに１０の
一定電流を流すと共に、コレクタが上記コンデンサＣＯ
の各端子に接続されているトランジスタＱ８．Ｑ９にそ
れぞれ１０／２の一定電流を流す。電流ＩＯ及びＩＯ／
２の値は抵抗Ｒ１の調整によって変えられる。
バイアス電圧源ＶＢ２、抵抗Ｒ２、ｎｐｎトランジスタ
Ｑ１１．Ｑｌ ２．Ｑｌ ３、ｐｎｐトランジスタ０１
４〜０１８及び定電流源ＴＩ、＋２はクランプ回路４０
を構成しており、上記コンデンサＣＯの両端間の電圧を
定電流ｉ！！！２による抵抗Ｒ２における降下電圧ΔＶ
に制限する。
Ｑ１１．Ｑｌ ２．Ｑｌ ３、ｐｎｐトランジスタ０１
４〜０１８及び定電流源ＴＩ、＋２はクランプ回路４０
を構成しており、上記コンデンサＣＯの両端間の電圧を
定電流ｉ！！！２による抵抗Ｒ２における降下電圧ΔＶ
に制限する。
抵抗Ｒ３，Ｒ４、ｎｐｎトランジスタ０１９〜Ｑ２２及
び定電流源Ｉ３〜Ｉ５は差動型のコンパレータ５０を構
成しており、上記コンデンサＣＯの両端の電圧を増幅し
、波形成型して互いに相補の信号○ＵＴＡ、０ＵＴＢを
出力する。
び定電流源Ｉ３〜Ｉ５は差動型のコンパレータ５０を構
成しており、上記コンデンサＣＯの両端の電圧を増幅し
、波形成型して互いに相補の信号○ＵＴＡ、０ＵＴＢを
出力する。
このような回路は、調整が必要な抵抗Ｒ１を除いて残り
は全て集積回路内に形成されている。
は全て集積回路内に形成されている。
次にこの回路の動作を第４図の波形図を用いて説明する
。
。
まず、入力信号ＩＮＡが“Ｌ′ルベル、ＩＮＳが゛Ｈ″
レベルのとき、差動増幅対２０を構成する一方のトラン
ジスタＱ１がオフ、他方の（ヘランジスタＱ２がオンと
なる。トランジスタＱ２がオン状態になると、このトラ
ンジスタＱ２には１０のコレクタ電流が流れる。さらに
コンデンサＣＯは、トランジスタＱ１のコレクタ側から
トランジスタＱ２のコレクタ側に向かい、トランジスタ
ＱＢによる定電流ＩＯ／２により充電が開始される。従
って、この充電の開始後はコンデンサＣＯのトランジス
タＱ１のコレクタ側の端子電圧ＶＣ１は上昇し、トラン
ジスタＱ２のコレクタ側の端子電圧ＶＣ２は下降する。
レベルのとき、差動増幅対２０を構成する一方のトラン
ジスタＱ１がオフ、他方の（ヘランジスタＱ２がオンと
なる。トランジスタＱ２がオン状態になると、このトラ
ンジスタＱ２には１０のコレクタ電流が流れる。さらに
コンデンサＣＯは、トランジスタＱ１のコレクタ側から
トランジスタＱ２のコレクタ側に向かい、トランジスタ
ＱＢによる定電流ＩＯ／２により充電が開始される。従
って、この充電の開始後はコンデンサＣＯのトランジス
タＱ１のコレクタ側の端子電圧ＶＣ１は上昇し、トラン
ジスタＱ２のコレクタ側の端子電圧ＶＣ２は下降する。
そして、最終的に、コンデンサＣＯの端子電圧ＶＣ１及
び端子電圧ＶＣ２はそれぞれクランプ回路４０によって
ｌ−１”レベル、１１ Ｌ”レベルにクランプされる。
び端子電圧ＶＣ２はそれぞれクランプ回路４０によって
ｌ−１”レベル、１１ Ｌ”レベルにクランプされる。
クランプ時のＶＣｌ及びＶｅ２は次の式で与えられる。
ＶＣｌ−ＶＢ２＋Ｖａ Ｅ １５ − １Ｖ
Ｃ２＝ＶＢ２＋Ｖｅ Ｅ １ ６＋Ｖａ Ｅ
１ ７−Ｖｅｃｌｌ ＋ΔＶ＋Ｖｅ Ｅ １８−Ｖ
ｅ ε１ ２・・・ ２ ココテ、ＶＢＥ １１、ＶＢＥ １２、ＶＢＥ１５、Ｖ
ＢＥ１６、Ｖ８Ｅ１７、ｖＢＥ１８はそれぞれトランジ
スタＱ１１、Ｑｌ２、Ｑｌ５、Ｑｌ６、Ｑｌ７、Ｑｌ８
のベース、エミッタ間電圧であり、Δ■は定電流■２に
よる抵抗Ｒ２における降下電圧である。
Ｃ２＝ＶＢ２＋Ｖｅ Ｅ １ ６＋Ｖａ Ｅ
１ ７−Ｖｅｃｌｌ ＋ΔＶ＋Ｖｅ Ｅ １８−Ｖ
ｅ ε１ ２・・・ ２ ココテ、ＶＢＥ １１、ＶＢＥ １２、ＶＢＥ１５、Ｖ
ＢＥ１６、Ｖ８Ｅ１７、ｖＢＥ１８はそれぞれトランジ
スタＱ１１、Ｑｌ２、Ｑｌ５、Ｑｌ６、Ｑｌ７、Ｑｌ８
のベース、エミッタ間電圧であり、Δ■は定電流■２に
よる抵抗Ｒ２における降下電圧である。
トランジスタＱ１５とＱｌ６、Ｑ１′７とＱｌ８、Ｑｌ
ｌとＱｌ２、それぞれの特性が等しくかつ定電流ｉｔ！
１１と１２が等しく設定されているならば、クランプ時
におけるコンデンサＣＯの両端間の電圧ＶＣＩ−ＶＣ２
は次の式で与えられる。
ｌとＱｌ２、それぞれの特性が等しくかつ定電流ｉｔ！
１１と１２が等しく設定されているならば、クランプ時
におけるコンデンサＣＯの両端間の電圧ＶＣＩ−ＶＣ２
は次の式で与えられる。
ＶＣＩ−Ｖｅ２−ΔＶ ・・・ ３すなわち、コン
デンサＣＯの両端間のクランプ電圧は、抵抗Ｒ２の値と
定電流源Ｉ２の値によってのみ決定される。
デンサＣＯの両端間のクランプ電圧は、抵抗Ｒ２の値と
定電流源Ｉ２の値によってのみ決定される。
次に、入力信号ＩＮＡが“Ｈ”レベル、ＩＮＢが１１１
ＩＩレベルに変化すると、差動増幅対２０のトランジ
スタＱ１がオン、他方のトランジスタＱ２がオフとなる
。トランジスタＱ１がオン状態になると、このトランジ
スタＱ１にはＩＯのコレクタ電流が流れる。さらにコン
デンサＣＯは、トランジスタＱ２のコレクタ側からトラ
ンジスタＱ１のコレクタ側に向かい、トランジスタＱ７
による定電流１０／２により充電が開始される。従って
、この充電の開始後は、コンデンサＣＯのトランジスタ
Ｑ１のコレクタ側の端子電圧ＶＣ１は下降し、トランジ
スタＱ２のコレクタ側の端子電圧ＶＣ２は上昇する。そ
して、最終的に、コンデンサＣＯの端子電圧ＶＣ１及び
端子電圧Ｃ２はそれぞれクランプ回路４０によって、前
記第１式、第２式で与えられる“Ｌ １１レベル、“Ｈ
ＩＴレベルにクランプされる。
ＩＩレベルに変化すると、差動増幅対２０のトランジ
スタＱ１がオン、他方のトランジスタＱ２がオフとなる
。トランジスタＱ１がオン状態になると、このトランジ
スタＱ１にはＩＯのコレクタ電流が流れる。さらにコン
デンサＣＯは、トランジスタＱ２のコレクタ側からトラ
ンジスタＱ１のコレクタ側に向かい、トランジスタＱ７
による定電流１０／２により充電が開始される。従って
、この充電の開始後は、コンデンサＣＯのトランジスタ
Ｑ１のコレクタ側の端子電圧ＶＣ１は下降し、トランジ
スタＱ２のコレクタ側の端子電圧ＶＣ２は上昇する。そ
して、最終的に、コンデンサＣＯの端子電圧ＶＣ１及び
端子電圧Ｃ２はそれぞれクランプ回路４０によって、前
記第１式、第２式で与えられる“Ｌ １１レベル、“Ｈ
ＩＴレベルにクランプされる。
以降、入力信号ＩＮＡ、ＩＮＳが変化する毎に、コンデ
ンサＣＯの端子電圧ＶＣ１、Ｖｅ２は第４図に示すよう
にΔ■に制限された状態で変化する。
ンサＣＯの端子電圧ＶＣ１、Ｖｅ２は第４図に示すよう
にΔ■に制限された状態で変化する。
コンパレータ５０は入力信号ＩＮＡ、ＩＮＳが変化して
から後、コンデンサＣＯの両端子電圧■Ｃ１、■Ｃ２が
一部シタ後に出力信号０ＵＴＡ、０ＬＩＴＢを反転する
。
から後、コンデンサＣＯの両端子電圧■Ｃ１、■Ｃ２が
一部シタ後に出力信号０ＵＴＡ、０ＬＩＴＢを反転する
。
ここで、充電時におけるコンデンサｃｏの充電電荷ｑは
、両端間の電圧がΔ■であるために次の式で与えられる
。
、両端間の電圧がΔ■であるために次の式で与えられる
。
ｑ−Ｇｏ・ΔＶ ・・・ ４
さらにコンデンサＣＯは各充電は期間Ｔに１０／２の電
流で充電され、この電流で期間Ｔだけ充電するときのコ
ンデンサＣＯの充電電荷ｑは次の式で与えられる。
流で充電され、この電流で期間Ｔだけ充電するときのコ
ンデンサＣＯの充電電荷ｑは次の式で与えられる。
Ｑ−、ＩＯＴ （１０／２＞ｔ−（１０／２）Ｔ・・・
５ 従って、上記第４、第５式から、次のような関係が求め
られる。
５ 従って、上記第４、第５式から、次のような関係が求め
られる。
Ｔ−（２００／１０）ΔＶ ・・・ ６上記第６式で
与えられる期間Ｔは入力信号ＩＮに対する出力信号ＯＵ
Ｔの遅延期間である。この期ＩＪＴは■０とΔ■の関数
であり、１０とΔ■はそれぞれ温度特性を持たないよう
にすることば容易である。このため、遅延期間Ｔを常に
一定にすることができる。しかも、この遅延期間Ｔを変
える場合には、外付は抵抗Ｒ１を変えて定電流１０の値
を変えればよいので、容易に遅延期間の調整が可能であ
る。
与えられる期間Ｔは入力信号ＩＮに対する出力信号ＯＵ
Ｔの遅延期間である。この期ＩＪＴは■０とΔ■の関数
であり、１０とΔ■はそれぞれ温度特性を持たないよう
にすることば容易である。このため、遅延期間Ｔを常に
一定にすることができる。しかも、この遅延期間Ｔを変
える場合には、外付は抵抗Ｒ１を変えて定電流１０の値
を変えればよいので、容易に遅延期間の調整が可能であ
る。
ところで、一般にパルス遅延回路では入力パルス信号の
１／２のパルス幅に相当する期間以上の遅延を行なうこ
とはできない。このため、この遅延回路を使用して前記
第１図中のディジタル遅延回路１３を構成する際、入力
パルス信号の１／２のパルス幅に相当する期間以上の遅
延を行なう場合には、この遅延回路を複数個用意して多
段接続すればよい。
１／２のパルス幅に相当する期間以上の遅延を行なうこ
とはできない。このため、この遅延回路を使用して前記
第１図中のディジタル遅延回路１３を構成する際、入力
パルス信号の１／２のパルス幅に相当する期間以上の遅
延を行なう場合には、この遅延回路を複数個用意して多
段接続すればよい。
このようにこの実施例回路では、ディジタル遅延回路を
使用して信号遅延を行なうようにしているので、従来の
ようなアナログ・フィルタが不要となる。この結果、調
整が必要な抵抗Ｒ１を除いたほとんどの部分を１チツプ
に集積化することができ、外付は部品が少なくなり、か
つボード上での実装面積を十分に小さくすることができ
る。また、設計上の困難性も解消される。
使用して信号遅延を行なうようにしているので、従来の
ようなアナログ・フィルタが不要となる。この結果、調
整が必要な抵抗Ｒ１を除いたほとんどの部分を１チツプ
に集積化することができ、外付は部品が少なくなり、か
つボード上での実装面積を十分に小さくすることができ
る。また、設計上の困難性も解消される。
［発明の効果］
以上説明したようにこの発明によれば、集積化が可能で
あり、かつ容易に設計することができるΔ■方式による
信号処理回路を提供することができる。
あり、かつ容易に設計することができるΔ■方式による
信号処理回路を提供することができる。
第１図はこの発明の一実施例の構成を示すブロック図、
第２図はその信号波形図、第３図は上記実施例回路の一
部の具体的構成を示す回路図、第４図はその信号波形図
、第５図は従来回路の回路図、第６因はその信号波形図
である。 １１・・・微分回路、１２・・・コンパレータ、１３・
・・ディジタル遅延回路、２０・・・差動増幅対、３０
・・・定電流源回路、４０・・・クランプ回路、５０・
・・コンパレータ、ＣＯ・・・コンデンサ、Ｒ１，Ｒ２
・・・抵抗。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 第３図 第５図
第２図はその信号波形図、第３図は上記実施例回路の一
部の具体的構成を示す回路図、第４図はその信号波形図
、第５図は従来回路の回路図、第６因はその信号波形図
である。 １１・・・微分回路、１２・・・コンパレータ、１３・
・・ディジタル遅延回路、２０・・・差動増幅対、３０
・・・定電流源回路、４０・・・クランプ回路、５０・
・・コンパレータ、ＣＯ・・・コンデンサ、Ｒ１，Ｒ２
・・・抵抗。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 第３図 第５図
Claims (3)
- （１）アナログ信号を微分する微分手段と、上記微分手
段の出力をディジタル信号に変換する変換手段と、上記
変換手段で変換されたディジタル信号を所定期間遅延す
るディジタル遅延手段とを具備したことを特徴とする信
号処理回路。 - （２）前記ディジタル遅延手段が、エミッタが共通に接
続され各ベースには遅延すべきパルス信号が相補的に入
力される第１及び第２のトランジスタと、上記第１及び
第２のトランジスタの共通エミッタに接続された第１の
定電流源と、上記第１及び第２のトランジスタのコレク
タ間に接続されるコンデンサと、上記第１及び第２のト
ランジスタの各コレクタに接続されそれぞれ上記第１の
定電流源の１／２の値を持つ第２及び第３の定電流源と
、上記コンデンサの両端間の電位差が一定値以下となる
ように制限するクランプ手段と、上記コンデンサの両端
間の電位差を増幅する差動増幅手段とから構成されてい
る特許請求の範囲第１項に記載の信号処理回路。 - （３）前記クランプ手段が、抵抗と、この抵抗に一定電
流を流す定電流源とを含んでいる特許請求の範囲第１項
に記載の信号処理回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62040025A JPH0775047B2 (ja) | 1987-02-25 | 1987-02-25 | 信号処理回路 |
| KR1019880001885A KR910006569B1 (ko) | 1987-02-25 | 1988-02-24 | 신호처리회로 |
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