JPH0411409A - データ遅延回路 - Google Patents
データ遅延回路Info
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- JPH0411409A JPH0411409A JP2114074A JP11407490A JPH0411409A JP H0411409 A JPH0411409 A JP H0411409A JP 2114074 A JP2114074 A JP 2114074A JP 11407490 A JP11407490 A JP 11407490A JP H0411409 A JPH0411409 A JP H0411409A
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- JP
- Japan
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- emitter
- transistor
- time
- capacitor
- discharge
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- 239000003990 capacitor Substances 0.000 claims abstract description 21
- 230000003111 delayed effect Effects 0.000 abstract description 8
- 238000007493 shaping process Methods 0.000 abstract description 3
- 239000006185 dispersion Substances 0.000 abstract description 2
- 101100535994 Caenorhabditis elegans tars-1 gene Proteins 0.000 abstract 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 238000007599 discharging Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 239000002253 acid Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明はＲ−ＤＡＴ等のデジタルデータを再生する装置
に使用されるＰＬＬ回路等に用いられるデジタルデータ
の遅延回路に関する。
に使用されるＰＬＬ回路等に用いられるデジタルデータ
の遅延回路に関する。
（ロ）従来の技術
従来からＲ−ＤＡＴのＰＬＬ回路等で使用されていたア
ナログ方式のデータ遅延回路を第６図に示し説明する。
ナログ方式のデータ遅延回路を第６図に示し説明する。
同図に於いて、（１６）（］７）は入力端子であり、（
１８）は第１、第２トランジスタ（１９）（２０）、第
１、第２抵抗（２１）（２２）、コンデンサ（２３）、
電流源（２４）とからなる積分アンプ、（２５）はリミ
ッタアンプである。（２６）（２７）は出力端子である
。
１８）は第１、第２トランジスタ（１９）（２０）、第
１、第２抵抗（２１）（２２）、コンデンサ（２３）、
電流源（２４）とからなる積分アンプ、（２５）はリミ
ッタアンプである。（２６）（２７）は出力端子である
。
以下に上記構成の回路の動作について説明する。入力端
子（１６）（１７）に第７図（ａ）（ｂンの波形が入力
された場合、第１トランジスタ（１９）のコレクタには
第７図（ｃ）の波形が出力され、第２トランジスタ（２
１））のコレクタには第７図（ｄ）の波形が出力され、
入力である第７図（ａ）（ｂ）の波形のエツジから第１
．２トランジスタ（１９）（２０）のコレクタの波形で
ある第７図（ｃ ）（ｄ ）が交差するまでの時間ｔ４
は、第１、第２抵抗（２１）（２２）、コンデンサ（２
３）で決まり、第１、第２抵抗（２１）（２２）の値を
Ｒ、コンデンサ（２３）の値をＣとおくと、入力反転周
期（Ｔ）が時間（ｔ４）に比べて十分大きいときには、 Ｖ／２＝ＸＩ （１−ｅｘｐ （−）１２Ｒ・Ｃ Ｖ：出力振幅 からｔ、は ｔ 、＝ ２ Ｒ・Ｃ！ｎ ２ で得られる。
子（１６）（１７）に第７図（ａ）（ｂンの波形が入力
された場合、第１トランジスタ（１９）のコレクタには
第７図（ｃ）の波形が出力され、第２トランジスタ（２
１））のコレクタには第７図（ｄ）の波形が出力され、
入力である第７図（ａ）（ｂ）の波形のエツジから第１
．２トランジスタ（１９）（２０）のコレクタの波形で
ある第７図（ｃ ）（ｄ ）が交差するまでの時間ｔ４
は、第１、第２抵抗（２１）（２２）、コンデンサ（２
３）で決まり、第１、第２抵抗（２１）（２２）の値を
Ｒ、コンデンサ（２３）の値をＣとおくと、入力反転周
期（Ｔ）が時間（ｔ４）に比べて十分大きいときには、 Ｖ／２＝ＸＩ （１−ｅｘｐ （−）１２Ｒ・Ｃ Ｖ：出力振幅 からｔ、は ｔ 、＝ ２ Ｒ・Ｃ！ｎ ２ で得られる。
これをリミッタアンプ（２５）で波！整形することによ
り、出力端子（２６）（２７）からは、第７図（ｅ）（
ｆ）に示すように、入力に対して時間（ｔ４）だけ遅延
を生じた波形を出力する。
り、出力端子（２６）（２７）からは、第７図（ｅ）（
ｆ）に示すように、入力に対して時間（ｔ４）だけ遅延
を生じた波形を出力する。
（ハ）発明が解決し７ようとする課題
従来のデータ遅延回路で：よ、遅延量（ｔ、）が抵抗（
２１）（２２）、コンデンサ（２３）によって決められ
るので、ＩＣ化した場合には内部抵抗と内部コンデンサ
のばらつきと温度特性によって正確な遅延時間か設定で
きないという問題があった。
２１）（２２）、コンデンサ（２３）によって決められ
るので、ＩＣ化した場合には内部抵抗と内部コンデンサ
のばらつきと温度特性によって正確な遅延時間か設定で
きないという問題があった。
また、抵抗とコンデンサとの充放電特性を利用している
ため、入力信号の反転周期（Ｔ）が充放電時定数より十
分に大きくないと、第７図（ｃ ）（ｄ ）の振幅が所
定の値に達せずに遅延誤差が工しることがあった。
ため、入力信号の反転周期（Ｔ）が充放電時定数より十
分に大きくないと、第７図（ｃ ）（ｄ ）の振幅が所
定の値に達せずに遅延誤差が工しることがあった。
（ニ）課題を解決するための手段
本発明は上記課題を解決するためのものであって、差動
出力される方形波データに対して一定時間の遅延を生じ
させるデータの遅延回路に於いて、 前記差動出力の一方がベースに接続され、コレクタが電
源に接続された第１トランジスタと、端が前記第１トラ
ンジスタのエミッタに接続され、他端が接地された第１
電流源とからなる第１エミッタホロワ回路と。
出力される方形波データに対して一定時間の遅延を生じ
させるデータの遅延回路に於いて、 前記差動出力の一方がベースに接続され、コレクタが電
源に接続された第１トランジスタと、端が前記第１トラ
ンジスタのエミッタに接続され、他端が接地された第１
電流源とからなる第１エミッタホロワ回路と。
前記差動出力の他方がベースに接続され、コレクタが電
源に接続された第２トランジスタと、端が前記第２トラ
ンジスタのエミッタに接続され、他端が接地された第２
の電流源とからなる第２エミッタホロワ回路と、 前記第１トランジスタエミッタと第２トランジスタエミ
ッタに両端が接続されたコンデンサと。
源に接続された第２トランジスタと、端が前記第２トラ
ンジスタのエミッタに接続され、他端が接地された第２
の電流源とからなる第２エミッタホロワ回路と、 前記第１トランジスタエミッタと第２トランジスタエミ
ッタに両端が接続されたコンデンサと。
前記第１トランジスタのエミッタと第２トランジスタの
エミッタに接続されたリミッタアンプとから構成される
ことを特徴とするデータ遅延回路を提案する。
エミッタに接続されたリミッタアンプとから構成される
ことを特徴とするデータ遅延回路を提案する。
（ホ）作用
上記手段によると、差動出力を各々入力する２つのエミ
ッタホロワ回路と、その２つのエミッタホロワ回路のエ
ミッタ間に接続された充放電用コンデンサにより、入力
信号の反転周期毎に放電用のエミッタホロワの切換えを
行い、得られた放電波形をリミッタアンプにより波形整
形する事によ）、遅延出力を得ることができる。
ッタホロワ回路と、その２つのエミッタホロワ回路のエ
ミッタ間に接続された充放電用コンデンサにより、入力
信号の反転周期毎に放電用のエミッタホロワの切換えを
行い、得られた放電波形をリミッタアンプにより波形整
形する事によ）、遅延出力を得ることができる。
（へ）実施例
本η案の一実施例を第１図乃至第５図を参照して説明す
る。第１図に於いて、（１）（２）は第２図＜ａ ）（
ｂ ＞の信号が入力される入力端子、（Ｔｒｌ）は、ベ
ースが前記入力端子（１）に接続されると共に、エミッ
タが第１を流源（１１）に接続され、コレクタが電源に
接続された第１トランジスタである。（１１）は一端が
第１トランジスタ（Ｔｒｉ）のエミッタに接続され、他
端が接地された第１電源である。（Ｔ ｒ２ ）はベー
スが前記入力端子（２）に接続さｔしると共に、エミッ
タが第２電流源（■、）に接続され、コレクタが電源に
接続された第２トランジスタである。（■２）は一端が
第２トランジスタ（Ｔｒ２）の他端に接続された第２１
１ｊＬ流源である。（Ｃ１）は前記第１、第２トランジ
スタ（Ｔｒｌ）（Ｔｒ２）のエミッタに両端が接続され
たコンデンサ（３）は第］、ｉ’ｆ２）ランジスタ（Ｔ
ｒｌ）（Ｔｒ２）のエミッタに接続されたリミッタアン
プ、（４）（５）は第２図（ｅ）（ｆ）の信号が出力さ
れる出力繻子である、（６）は前記第１トランジスタ（
Ｔｒｉ）と第１を流源（Ｉ、）とからなる第１エミッタ
ホロワ回路、（７）は前記第２トランジスタ（Ｔｒ２）
と第２を流源（Ｉ、） とからなる第２エミッタホロワ
回路である。
る。第１図に於いて、（１）（２）は第２図＜ａ ）（
ｂ ＞の信号が入力される入力端子、（Ｔｒｌ）は、ベ
ースが前記入力端子（１）に接続されると共に、エミッ
タが第１を流源（１１）に接続され、コレクタが電源に
接続された第１トランジスタである。（１１）は一端が
第１トランジスタ（Ｔｒｉ）のエミッタに接続され、他
端が接地された第１電源である。（Ｔ ｒ２ ）はベー
スが前記入力端子（２）に接続さｔしると共に、エミッ
タが第２電流源（■、）に接続され、コレクタが電源に
接続された第２トランジスタである。（■２）は一端が
第２トランジスタ（Ｔｒ２）の他端に接続された第２１
１ｊＬ流源である。（Ｃ１）は前記第１、第２トランジ
スタ（Ｔｒｌ）（Ｔｒ２）のエミッタに両端が接続され
たコンデンサ（３）は第］、ｉ’ｆ２）ランジスタ（Ｔ
ｒｌ）（Ｔｒ２）のエミッタに接続されたリミッタアン
プ、（４）（５）は第２図（ｅ）（ｆ）の信号が出力さ
れる出力繻子である、（６）は前記第１トランジスタ（
Ｔｒｉ）と第１を流源（Ｉ、）とからなる第１エミッタ
ホロワ回路、（７）は前記第２トランジスタ（Ｔｒ２）
と第２を流源（Ｉ、） とからなる第２エミッタホロワ
回路である。
上記構成の遅延回路の動作について以下に説明する。ま
ず、入力端子（１）（２）に第２図（ａ）（ｂ）に示す
差動出力が入力される。時間（Ｔ１）の直前に於いては
前記コンデンサ（Ｃ１）の酸荷は電流源（１１）により
十分に放電されており、第１、第２トランジスタ（Ｔｒ
ｉ）（Ｔｒ２）のエミッタは入力端子（１）（２）の電
位よりＶＩＩＥだけ低い電位に固定されており、そのと
き第１、第２トランジスタ（Ｔｒｉ）（Ｔｒ２）は共に
オン状態である。
ず、入力端子（１）（２）に第２図（ａ）（ｂ）に示す
差動出力が入力される。時間（Ｔ１）の直前に於いては
前記コンデンサ（Ｃ１）の酸荷は電流源（１１）により
十分に放電されており、第１、第２トランジスタ（Ｔｒ
ｉ）（Ｔｒ２）のエミッタは入力端子（１）（２）の電
位よりＶＩＩＥだけ低い電位に固定されており、そのと
き第１、第２トランジスタ（Ｔｒｉ）（Ｔｒ２）は共に
オン状態である。
次に時間（Ｔ、）に於いては、入力端子（１）の信号は
第２図（ａ）の如く立上がり、入力端子（２）の信号は
第２図（ｂ）の如く立下がると、第１トランジスタ（Ｔ
ｒｉ）のエミッタは第２図（Ｃ）の如く振幅（〜′）だ
け引き上がり、第２トランジスタ （Ｔｒ２）はオフと
なって、前記コンデンサ（Ｃ１）により第２トランジス
タ（Ｔｒ２）のエミッタも！；ｉ′！図／、−１）のよ
う（二振幅（Ｖ）だけ引き上げらｚしる。
第２図（ａ）の如く立上がり、入力端子（２）の信号は
第２図（ｂ）の如く立下がると、第１トランジスタ（Ｔ
ｒｉ）のエミッタは第２図（Ｃ）の如く振幅（〜′）だ
け引き上がり、第２トランジスタ （Ｔｒ２）はオフと
なって、前記コンデンサ（Ｃ１）により第２トランジス
タ（Ｔｒ２）のエミッタも！；ｉ′！図／、−１）のよ
う（二振幅（Ｖ）だけ引き上げらｚしる。
次：二第２トランジスタ（Ｔｒ２）のエミッタ電位は第
２電流源（１２）によるコンデンサ（Ｃ１）の放電によ
って直線的に降下し、時間（１＋）後に第１トランジス
タ（Ｔｒｌ）のエミッタ電位と同電位となって、さらに
時間（【２）後には入力端子（２）の電位より＼’ＢＥ
低い電位に達し、第２トランジスタ（Ｔｒ２）がオン状
態となると共にコンデンサ（Ｃｌンの放電は終了する。
２電流源（１２）によるコンデンサ（Ｃ１）の放電によ
って直線的に降下し、時間（１＋）後に第１トランジス
タ（Ｔｒｌ）のエミッタ電位と同電位となって、さらに
時間（【２）後には入力端子（２）の電位より＼’ＢＥ
低い電位に達し、第２トランジスタ（Ｔｒ２）がオン状
態となると共にコンデンサ（Ｃｌンの放電は終了する。
また、時間（Ｔ、）に於いては第１、第２トランジスタ
（Ｔｒｌ）（Ｔｒ２）の動作が逆転し、結局第１トラン
ジスタ（Ｔｒｌ）のエミッタ波形は第２図（Ｃ’）とな
り、第２トランジスタ（丁ｒ２）のエミッタ波形は第２
図（ｄ）のように変化する。従って、第２図（ｃ ）（
ｄ ）に示す第１、第２トランジスタ（Ｔｒｌ）（Ｔｒ
２）のエミッタ電位をリミッタアンプ（３）に入力する
ことにより、出力端子（４）（５）から第２図（ｅ ）
（ｆ ）に示す様に、入力信号（第２図（ａ）（ｂ））
よりも時間（ｔ、）だけ遅延した波形を得られることが
出来る。
（Ｔｒｌ）（Ｔｒ２）の動作が逆転し、結局第１トラン
ジスタ（Ｔｒｌ）のエミッタ波形は第２図（Ｃ’）とな
り、第２トランジスタ（丁ｒ２）のエミッタ波形は第２
図（ｄ）のように変化する。従って、第２図（ｃ ）（
ｄ ）に示す第１、第２トランジスタ（Ｔｒｌ）（Ｔｒ
２）のエミッタ電位をリミッタアンプ（３）に入力する
ことにより、出力端子（４）（５）から第２図（ｅ ）
（ｆ ）に示す様に、入力信号（第２図（ａ）（ｂ））
よりも時間（ｔ、）だけ遅延した波形を得られることが
出来る。
尚、遅延時間（ｔｌ）はコンデンサ（Ｃ１）の容量をＣ
，を流源１： Ｉ ＋） （Ｉ ｚ）の電流値を１、
入力振幅をＶとすると、 ｔ＋＝ｃ−Ｖ／１ で与えられる。本発明の遅延回路であれば、ＩＣ化した
場合であっても、振幅■、電流（（ｌｉ ｉの峻度を上
げることができるので、遅延時間はコンデンサ（Ｃ１）
の容量のばらつき及び温度特性による誤差のみに抑えら
れる。また、放電特性が直線であるため入力信号の反転
周期が、 Ｔ≧２Ｘｔ＋ （’、’ｔ＋＝ｔｔ）を満
足しておけば、遅延時間ｔ１は正確に得られる。
，を流源１： Ｉ ＋） （Ｉ ｚ）の電流値を１、
入力振幅をＶとすると、 ｔ＋＝ｃ−Ｖ／１ で与えられる。本発明の遅延回路であれば、ＩＣ化した
場合であっても、振幅■、電流（（ｌｉ ｉの峻度を上
げることができるので、遅延時間はコンデンサ（Ｃ１）
の容量のばらつき及び温度特性による誤差のみに抑えら
れる。また、放電特性が直線であるため入力信号の反転
周期が、 Ｔ≧２Ｘｔ＋ （’、’ｔ＋＝ｔｔ）を満
足しておけば、遅延時間ｔ１は正確に得られる。
尚、第３図は本発明の遅延回路を組合わせたＲ−ＤＡＴ
のＰＬＬ用のロック位相補正回路の実施例で、これは第
１遅延回路（８）とＥＸＣＬＵＳＩ〜１Ｅ−ＯＲ回路（
９）とを組合わせて、遅延時間（２Ｘｔｌ）のパルス幅
をもつエツジパルス（第４図（Ｃ））を生成し、同時に
第４図（ｅ）に示す様に、第２遅延回路（１０）により
遅延時間（ｔ、）のデータ遅延を行なうものである。こ
の回路を第５図に示すＥＸＣＬＵＳＩ〜７Ｅ−ＯＲ回ｔ
６で構成された位相比較器（１１）を有するＰＬＬ回路
に使用すると、ＰＬＬ口／り状態で第４図（ｄ）に示す
ＰＬ■−クロｌりを生成することができ、第４図（ｅ）
の遅延データの位相に正確に合わすことができる。
のＰＬＬ用のロック位相補正回路の実施例で、これは第
１遅延回路（８）とＥＸＣＬＵＳＩ〜１Ｅ−ＯＲ回路（
９）とを組合わせて、遅延時間（２Ｘｔｌ）のパルス幅
をもつエツジパルス（第４図（Ｃ））を生成し、同時に
第４図（ｅ）に示す様に、第２遅延回路（１０）により
遅延時間（ｔ、）のデータ遅延を行なうものである。こ
の回路を第５図に示すＥＸＣＬＵＳＩ〜７Ｅ−ＯＲ回ｔ
６で構成された位相比較器（１１）を有するＰＬＬ回路
に使用すると、ＰＬＬ口／り状態で第４図（ｄ）に示す
ＰＬ■−クロｌりを生成することができ、第４図（ｅ）
の遅延データの位相に正確に合わすことができる。
尚、第４図（ａ）は入力データで、第４図（ｂンは第１
遅延回路（８）によって遅延された遅延データである。
遅延回路（８）によって遅延された遅延データである。
また第５図に於いて（１２）はローパスフィルタ、（１
３）はＶ ＣＯである。
３）はＶ ＣＯである。
また、第３図の第１遅延回路（８）のコンデン勺（Ｃ２
）と、第２遅延回路（１０）のコンデンサ（Ｃ３）との
比率を２：１にするか、第１遅延回路（８）の電流源（
１３）（Ｌ）の電流と、第２遅延回路（］Ｃ０の電流源
（Ｉ＋）（、ｒｓ）の電流とを比率をｌ：２に設定すれ
ば、放電特性の影響を受けない正確なロック位相補正が
実現できる。
）と、第２遅延回路（１０）のコンデンサ（Ｃ３）との
比率を２：１にするか、第１遅延回路（８）の電流源（
１３）（Ｌ）の電流と、第２遅延回路（］Ｃ０の電流源
（Ｉ＋）（、ｒｓ）の電流とを比率をｌ：２に設定すれ
ば、放電特性の影響を受けない正確なロック位相補正が
実現できる。
尚、第３図のＥＸＣＬＵＳＩＶＥ−ＯＲ回路（９）はリ
ミッタアンプを兼ねているため、第１、第２遅延回路（
８）のリミッタアンプ（１４）を設けなくてもよい。
ミッタアンプを兼ねているため、第１、第２遅延回路（
８）のリミッタアンプ（１４）を設けなくてもよい。
（ト）発明の効果
本発明のデータ遅延回路によると、入力反転周期の影響
を受けることなく、入力反転周期の１７２までのデータ
遅延を正確に実現でき、そのばらつきや変動を小さくす
ることができる。ま、−′二、こ（ろデータ遅延回路を
組合せたロック位相補正回路を使用すると直線的な放電
特性のためエツジパルス幅とデータ遅延量との比を入力
反転周期にかかわらす一定に保つことができる。
を受けることなく、入力反転周期の１７２までのデータ
遅延を正確に実現でき、そのばらつきや変動を小さくす
ることができる。ま、−′二、こ（ろデータ遅延回路を
組合せたロック位相補正回路を使用すると直線的な放電
特性のためエツジパルス幅とデータ遅延量との比を入力
反転周期にかかわらす一定に保つことができる。
第１図乃至第５図は本発明回路に係り、第１図は遅延回
路の回路図、第２図はその遅延回路の各部波形図、第３
図は遅延回路を用いたロック位相補正回路の回路図、第
４図はその補正回路の各部波形図、第５図はその補正回
路を用いたＰ Ｌ Ｉ−回路のブロック図、第６図は従
来の遅延回路の回路図、第７図はその遅延回路の各部波
形図で・ある。 （Ｔｒｌ）、（Ｔｒ２）−第１、第２トランジスタ、（
Ｉ：’ｉ、ＩＩ、）・・・第１、第２を流源、（Ｃ・・
・コンデンサ、（３）・・・リミッタアンプ、（６）・
・・第１エミンタホロワ回路、（７）・・第２エミッタ
ホロワ回路。 出顆人 三洋電機株式会社 代理人 弁理士 西野卓嗣（外２名） 第２図
路の回路図、第２図はその遅延回路の各部波形図、第３
図は遅延回路を用いたロック位相補正回路の回路図、第
４図はその補正回路の各部波形図、第５図はその補正回
路を用いたＰ Ｌ Ｉ−回路のブロック図、第６図は従
来の遅延回路の回路図、第７図はその遅延回路の各部波
形図で・ある。 （Ｔｒｌ）、（Ｔｒ２）−第１、第２トランジスタ、（
Ｉ：’ｉ、ＩＩ、）・・・第１、第２を流源、（Ｃ・・
・コンデンサ、（３）・・・リミッタアンプ、（６）・
・・第１エミンタホロワ回路、（７）・・第２エミッタ
ホロワ回路。 出顆人 三洋電機株式会社 代理人 弁理士 西野卓嗣（外２名） 第２図
Claims (1)
- （１）差動出力される方形波データに対して一定時間の
遅延を生じさせるデータ遅延回路に於いて、 前記差動出力の一方がベースに接続され、コレクタが電
源に接続された第１トランジスタと、一端が前記第１ト
ランジスタのエミッタに接続され他端が接地された第１
電流源とからなる第１エミッタホロワ回路と、 前記差動出力の他方がベースに接続され、コレクタが電
源に接続された第２トランジスタと、一端が前記第２ト
ランジスタのエミッタに接続され他端が接地された第２
電流源とからなる第２エミッタホロワ回路と、 前記第１トランジスタエミッタと第２トランジスタのエ
ミッタに両端が接続されたコンデンサと、 前記第１トランジスタのエミッタと第２トランジスタの
エミッタに接続されたリミッタアンプとから構成される
ことを特徴とするデータ遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2114074A JPH0411409A (ja) | 1990-04-28 | 1990-04-28 | データ遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2114074A JPH0411409A (ja) | 1990-04-28 | 1990-04-28 | データ遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0411409A true JPH0411409A (ja) | 1992-01-16 |
Family
ID=14628397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2114074A Pending JPH0411409A (ja) | 1990-04-28 | 1990-04-28 | データ遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0411409A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5737159A (en) * | 1987-07-29 | 1998-04-07 | Hitachi, Ltd. | Magnetic disk and its manufacturing method |
| JPWO2007072551A1 (ja) * | 2005-12-20 | 2009-05-28 | 富士通株式会社 | 電圧制御リングオシレータ |
-
1990
- 1990-04-28 JP JP2114074A patent/JPH0411409A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5737159A (en) * | 1987-07-29 | 1998-04-07 | Hitachi, Ltd. | Magnetic disk and its manufacturing method |
| JPWO2007072551A1 (ja) * | 2005-12-20 | 2009-05-28 | 富士通株式会社 | 電圧制御リングオシレータ |
| US8044727B2 (en) | 2005-12-20 | 2011-10-25 | Fujitsu Limited | Phased locked loop circuit including voltage controlled ring oscillator |
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