JPS61105924A - エツジパルス発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ＩＣ化に適したエツジパルス発生回路に関
する。

〔従来の技術〕

音声１百号を映像信号に周波数多重し１回転磁気ヘッド
により同一トラック上に記録するハイファイビデオテー
プレコーダは１回転磁気ヘッドが切り換わるときに音声
信号の接続部分で生ずるヘッド切り換えノイズの発生が
避けられず、前置ホールド回路等を用いたヘッド切り換
えノイズ除去回路等が提案されている。

第２図に示す従来のヘッド切り換えノイズ除去回路１は
、入力アンプ回路２に供給された音声信号を、ダイオー
ドスイッチ３を介して前置ホールド回路４に供給し、ダ
イオードスイッチ３をエツジパルス発生回路５からのエ
ツジパルスにより開成し、ヘッド切り換え時点での前置
ホールドがなされるようにしである。前置ホールド回路
４としては、バッファアンプ回路４ａの入力端子とアー
ス間に、抵抗Ｒ＋ｈとホールド用コンデンサＣｈを設け
たものが用いられる。

ダイオードスイッチ３は、＃方向接続された一対のダイ
オードＤａ、Ｄｂを２組並列接続し、アノード側の電位
とカンード側の電位を、切り換え回路６内のトランジス
タＱａ　、　Ｑｂを切り換えることにより、入力アンプ
回路２と前置ボールド回路４に接続された２組のダイオ
ードＤａ、Ｄｂの中点間を開閉する。

切り換え回路６は、エツジパルス発生回路５がら供給さ
れるエツジパルスにより、トランジスタＱｂとＱｃが導
通し、トランジスタＱｃのコレクタに接続したダイオー
ドＤｃに印加される電圧により、トランジスタＱａが導
通ずる。その結果、ダイオードスイッチ３は、どのダイ
オードＤａ＃　Ｄｂも逆バイアスされて非導通となるの
で、エツジパルス期間中開成する。

ところで、エツジパルス発生回路５は、ヘッド切り換え
パルスが一方の入力端子に供給され、他方の入力端子に
対しては、遅延回路５ａを介して一定時間遅延されたヘ
ッド切り換えパルスが供給されるエクスクル−シブオア
ゲート回路５ｂを有して２つ、エクスクル−シブオアゲ
ート回路５ｂの出力を反転回路５ｃにて反転して、切り
換え回路６に供給する。

〔発明が解決しようとする問題点〕

上記従来のエツジパルス発生回路５は、遅延回路５ａの
遅延時間に応じたパルス幅を有するエツジパルスを発生
するわけであるが、遅延回路５ａや反転回路５Ｃ等がデ
ィスクリート回路構成であるため、量産化に適しておら
ず、また遅延回路５ａによる遅延時間の設定精度にも限
界があり、ヘッド切り換えパルスの＃縁部で形成される
エツジパルスのパルス′幅と、ヘッド切り換えパルスの
後縁部で形成されるエツジパルスのパルス幅が一致しな
い場合もあり、均一な前置ホールドが期待できないこと
もある等の問題点があった。

〔問題点を解決するための手段〕

この発明は、上記問題点を解決したものであり、アナロ
グ掛算機能を有する双差動アンプ回路からなるエクスク
ル−シブオアゲート回路と、このエクスクル−シブオア
ゲート回路に対し、掛算しようとする非遅延パルスと遅
唾パルスを入力するための回路が、単一のＩＣ回路とし
て集積化されており、前記遅延パルスの遅延時間を決定
する外付けのコンデンサの接続端子を接地することによ
り。

前記エクスクル−シブオアゲート回路を非作動とするこ
とができる構成としたことを要旨とするものである。

〔作用〕

この発明は、エクスクル−シブオアゲート回路とこれに
非遅延パルスと遅延パルスを入力するための回路を集積
化したＩＣ回路が、遅延パルスの遅延時間を決定する外
付けのコンデンサの接続端子を接地することにより、エ
クスクル−シブオアゲート回路を非作動とされる。

〔実施例〕

以下、この発明の実施例について、第１図を参照して説
明する。第１図は、この発明のエツジパルス発生回路を
適用したヘッド切り換えノイズ除去回路の一実施例を示
す回路図である。なお、第１図中、第２図と同一構成部
分には、同一符号が付しである６ 第１図中、エツジパルス発生回路１１は、ヘッド切り換
えノイズ除去回路１２に適用したものであり。

前置ホールド回路４七入カアンプ回路２の間のダイオー
ドスイッチ３及びその切り換え回路６等とともｌこ、Ｉ
Ｃ回路１３内に設けである。

エツジパルス発生回路１１は、外付けのコンデンサＣの
容量に応じた遅延時間をもつ遅延回路１４と。

遅延回路１４により遅延された信号と非遅延信号の排他
的論理和をとり、エツジパルスを形成するエクスクル−
シブオアゲート回路１５からなるｍ　ｖＩｎは、ヘッド
切り換えパルスが印加される入力端子で、抵抗島と鳥か
らなるベースバイアス回路を介して入力トランジスタＱ
亀　のベースに接続しである。トランジスタｑのコレク
タに接続した抵抗もと曳の中点は、レベルシフト用のト
ランジスタＱ、のベースに接続してあり、トランジスタ
Ｑ８　　のエミッタには、後述の定成流トランジスタＱ
１４　とカレントミラ一対を構成し、エミッタ抵抗Ｒ，
ｌＣ応じたエミッタ電流を流すトランジスタＱＪと、抵
抗Ｒ６とコンデンサＣからなる時定数回路１４　ａ　カ
ヘ−Ｘに接続されたトランジスタＱ・及ヒベース抵抗几
龜を介して供給されるコレクタ電圧を、エミッタ抵抗Ｒ
，、Ｒ，。により抵抗分割してしベルシフトするトラン
ジスタＱ、等が接続しである。

ここで、トランジスタＱ１のベースとトランジスタＱ６
のベース間には、トランジスタＱ４が接続してあり、ト
ランジスタｑのベースは、抵抗８丁を介してトランジス
タＱ１のベースに接続しである。

一方、エクスクルーシブオアゲート回路１５は。

アナログ掛算機能を有する双差動アンプ回路からなり、
前述の定電流トランジス５９１番とカレントミラ一対を
構成するトランジスタＱ１．がエミッタに共通接続され
、差動対を構成するトランジスタＱｓｓ　ｓ　Ｑｓｔと
、この一対のトランジスタＱｕ　ｅ　Ｑｓｔをそれぞれ
エミッタに共通接続して構成されるトランジスタＱ７＝
　Ｑｓからなる差動対及びトランジスタＱｏ　＃　Ｑｔ
ｏからなる差動対等を有する。このエクスクル−シブオ
アゲート回路１５は、トランジスタＱ■のベース入力と
トランジスタＱ、、Ｑ、。のベース入力を掛算する掛算
器が基本構成となっており。

トランジスタＱｙ　ｔ　Ｑｌ（１のベースには、トラン
ジスタＱ６のエミッタから、そのエミッタ抵抗Ｒ８Ｉで
決る信号レベルをもつ遅延パルスが供給され、トランジ
スタＱ□のベースには、抵抗Ｒ，，Ｒ，。で分圧された
非遅延パルスが供給される。

この実施例では、トランジスタＱｔｉのエミッタ抵抗也
１と、定電流トランジスタＱ１４のエミッタ抵抗比Ｉの
抵抗比に応じたエミッタ電流が、エミッタ抵抗Ｒ錦を流
れる。定電流トランジスタＱ＋４　　のコレクタには、
抵抗Ｒ，、Ｒ１，、Ｒ１，が接続してあり、抵抗Ｒ１ｓ
と几１６の中点がトランジスタＱ１ｔのベースに接続し
である。また、トランジスタＱ、とＱ、のベースは、抵
抗Ｒ１４とＲ１！の中点に共通接続しである。

ここで、トランジスタＱ、とＱ、。には、共通のコレク
タ抵抗Ｒ１鵞が接続してあり、この実施例ではこのコレ
クタ出力がそのまま切り換え回路６の入力となるように
しであるが、トランジスタＱ、、Ｑ、。

のコレクタに、抵抗几鱒を介してベースが接続されたト
ランジスタＱｒｓのコレクタを、出力端子”Ｏｕｔに接
続しである。　Ｒ，、、Ｒ１，。は、それぞれトランジ
スタＱ＋ｇのエミッタ抵抗とコレクタ抵抗である。

入力端子Ｍｉｎに供給されたヘッド切り換えパルスは、
トランジスタＱ、、Ｑ、によりレベルシフトされ、トラ
ンジスタＱ、、Ｑ、のベースに印加される。トランジス
タＱ６のベースに印加されたパルスは１時定数回路１４
　ａにより時間τだけ遅延される。その結果、エクスク
ル−シブオアゲート回路１５内のトランジスタＱｙ　＊
　Ｑｔｏのベースに印加される遅延パルスは、トランジ
スタＱｓｓのベースニ印加される非遅延パルスに対して
時間τだけ遅れる。

これら遅延パルスと非遅延パルスは、エクスクル−シブ
オアゲート回路１５にて排他的論理和をとられ、トラン
ジスタＱ、、Ｑ、。のコレクタから、ヘッド切り換えパ
ルスの両エツジで立下るエツジパルスが得られる。この
エツジパルスのパルス幅は。

前記遅延時間７番こ一致する。

ここで、トランジスタ９丁＋　ＱＩＯのベース電圧の振
幅をｖｍ、トランジスタＱ、　、　Ｑ、　　のベース電
圧（直流バイアス）をｖｒとし、抵抗Ｒ６とコンデンサ
Ｃｔこより決る時定数をＴ（＝Ｃ几り）とすると。

Ｖｒ　＝　Ｖｍ　（１ｅ−÷） なる関係があるから。

として求まる。

なお、ベース電圧ｖｒを振幅ｖｍの中天の値に設定して
おくことにより、ヘッド切り換えパルスの立上りと立下
りで形成されるエツジパルスのパルス幅を一致させるこ
とができる。

また、ＩＣ回路１３にコンデンサＣを外付けするための
接続端子１６を、アースに接続すると、通常は非導通で
あったトランジスタＱ４が導通する。

その結果、トランジスタＱ、が非４通となり、エクスク
ル−シブオアゲート回路１５への入力は遮断される。こ
のように、接続端子１６の接続状態を変えることにより
、エクスクル−シブオアゲート回路１５の有効、無効を
制御することができる。従って、入力端子や接続端子の
数が制約されるＩＣ回路１３に好適である。

このように、上記エツジパルス発生回路１１は。

アナログ掛算機能を有する双差動アンプ回路からなるエ
クスクル−シブオアゲート回路１５と、このエクスクル
−シブオアゲート回路１５に対し、非遅延パルスと遅延
パルスを入力するための回路を。

ＩＣ回路１３として集積化したから、遅延時間の設定精
度を格段に向上することができ、また遅延パルスを形成
するための時定数回路１４　ａを構成する外付けのコン
デンサＣを接続するための接続端子【６を、アースに接
続することにより、エクスクル−シブオアゲート回路１
５に対する非遅延パルス及び遅延パルスの供給を断つこ
とができるため、わずか１個の接続端子の接続を変更す
ることにより。

ＩＣ回路１３内の回路選択が可能であり、従って端子数
が制約されるＩＣ回路１３に好適であり、ＩＣ化したこ
とによる量産効果を期待することができる。

〔発明の効果〕

以上説明したように、この発明によれば、アナログ掛算
機能を有する双差動アンプ回路からなるエクスクル−シ
ブオアゲート回路と、このエクスクル−シブオアゲート
回路に対し、非遅延パルスと遅延パルスを入力するため
の回路を、ＩＣ回路として集積化したから、遅延時間の
設定精度を格段に向上することができ、また遅延パルス
を形成するための時定数回路を構成する外付けのコンデ
ンサを接続するための端子を、アースに接続することに
より、エクスクル−シブオアゲート回路に対する非遅延
パルス及び遅延パルスの供給を−ｒつことができるため
、わずか１個の端子の接続を変更することにより、ＩＣ
回路内の回路選択が可能であり、従って端子数が制約さ
れるＩＣ回路に好適であり、ＩＣ化したことによる量産
効果を期待することができる等の優れた効果を奏する。

【図面の簡単な説明】

第１図は、この預明のエツジパルス発生回路を適用した
ヘッド切り換えノイズ除去回路の一実施例を示す回路図
、第２図は、従来のエツジパルス発生回路を適用し′た
ヘッド切り換えノイズ除去回路の一例を示す回路図であ
る。 １１・・・エツジパルス発生回路、１３・・・ＩＣ回路
。 １４・・・遅延回路、１５・・・エクスクル−シブオア
ゲート回路、【６・・・接続端子。

Claims (1)

【特許請求の範囲】
1. アナログ掛算機能を有する双差動アンプ回路からなるエ
   クスクルーシブオアゲート回路と、このエクスクルーシ
   ブオアゲート回路に対し、掛算しようとする非遅延パル
   スと遅延パルスを入力するための回路が、単一のＩＣ回
   路として集積化されており、前記遅延パルスの遅延時間
   を決定する外付けのコンデンサの接続端子を接地するこ
   とにより、前記エクスクルーシブオアゲート回路を非作
   動とすることができる構成としたエッジパルス発生回路
   。