JP2556742B2 - サンプルホールド回路 - Google Patents
サンプルホールド回路Info
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- JP2556742B2 JP2556742B2 JP1034930A JP3493089A JP2556742B2 JP 2556742 B2 JP2556742 B2 JP 2556742B2 JP 1034930 A JP1034930 A JP 1034930A JP 3493089 A JP3493089 A JP 3493089A JP 2556742 B2 JP2556742 B2 JP 2556742B2
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- Japan
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- transistor
- pnp transistor
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、ハイファイVTR,音声FM復調信号処理など、
一定の期間のサンプルホールドを必要とするサンプルホ
ールド回路に関する。
一定の期間のサンプルホールドを必要とするサンプルホ
ールド回路に関する。
（従来の技術） 第３図は従来のサンプルホールド回路の構成を示して
いる。第３図において、１は電源端子、２は接地端子、
３は信号入力端子、４は信号出力端子、５は切り換え信
号入力端子である。第４図は従来のサンプルホールド回
路の各部の波形を示すタイミング図である。
いる。第３図において、１は電源端子、２は接地端子、
３は信号入力端子、４は信号出力端子、５は切り換え信
号入力端子である。第４図は従来のサンプルホールド回
路の各部の波形を示すタイミング図である。
次に上記従来例の動作について説明する。第３図の切
り換え信号入力端子５に第４図に示すQ1,Q4ベース電位
の切り換え信号を入力すると、NPNトランジスタQ2,Q3で
は、OFFからON,ONからOFFでそれぞれ遅延時間があり、
第４図のQ2,Q3に示す電位変化となり、PNPトランジスタ
Q4とNPNトランジスタQ3の電流がONとOFFの不整合が発生
する。第４図において、t1からt2まではPNPトランジス
タQ4がON,NPNトランジスタQ3がOFFであるため、信号出
力端子４の電位が上がる。t2をこえた時点でNPNトラン
ジスタQ3がONとなり、信号出力端子４は信号入力端子３
と同電位になる。また、t3からt4においてはPNPトラン
ジスタQ4はOFF,NPNトランジスタQ3はONであるため、信
号出力端子４の電位は下がり続け、t4においてNPNトラ
ンジスタQ3がOFFとなり信号出力端子４の電位降下がと
まり、t4からt5までは一定電位となる。
り換え信号入力端子５に第４図に示すQ1,Q4ベース電位
の切り換え信号を入力すると、NPNトランジスタQ2,Q3で
は、OFFからON,ONからOFFでそれぞれ遅延時間があり、
第４図のQ2,Q3に示す電位変化となり、PNPトランジスタ
Q4とNPNトランジスタQ3の電流がONとOFFの不整合が発生
する。第４図において、t1からt2まではPNPトランジス
タQ4がON,NPNトランジスタQ3がOFFであるため、信号出
力端子４の電位が上がる。t2をこえた時点でNPNトラン
ジスタQ3がONとなり、信号出力端子４は信号入力端子３
と同電位になる。また、t3からt4においてはPNPトラン
ジスタQ4はOFF,NPNトランジスタQ3はONであるため、信
号出力端子４の電位は下がり続け、t4においてNPNトラ
ンジスタQ3がOFFとなり信号出力端子４の電位降下がと
まり、t4からt5までは一定電位となる。
（発明が解決しようとする課題） 上記から明らかなように、従来のサンプルホールド回
路では、切り換わり時間内にそれぞれ信号出力電位が変
化するという問題点があった。
路では、切り換わり時間内にそれぞれ信号出力電位が変
化するという問題点があった。
本発明は上記従来の問題点を解決するものであり、安
定した信号出力が得られるサンプルホールド回路を提供
することを目的とするものである。
定した信号出力が得られるサンプルホールド回路を提供
することを目的とするものである。
（課題を解決するための手段） 本発明は上記目的を達成するために、PNPトランジス
タのコレクタ電流とNPNトランジスタのコレクタ電流の
不整合をなくすため、従来のサンプルホールド回路に抵
抗および容量を追加したものである。
タのコレクタ電流とNPNトランジスタのコレクタ電流の
不整合をなくすため、従来のサンプルホールド回路に抵
抗および容量を追加したものである。
（作 用） したがって本発明によれば、PNPトランジスタQ1のON,
OFFの間のタイミングから、NPNトランジスタQ3までの間
で発生する遅延時間に相当する時間を、PNPトランジス
タQ1のベースからPNPトランジスタQ4のベースまでに発
生させることにより、NPNトランジスタQ3とPNPトランジ
スタQ4のコレクタ電流の不整合をなくすることができ
る。
OFFの間のタイミングから、NPNトランジスタQ3までの間
で発生する遅延時間に相当する時間を、PNPトランジス
タQ1のベースからPNPトランジスタQ4のベースまでに発
生させることにより、NPNトランジスタQ3とPNPトランジ
スタQ4のコレクタ電流の不整合をなくすることができ
る。
（実施例） 第１図は本発明の一実施例のサンプルホールド回路を
示している。第１図において、１は電源端子、２は接地
端子、３は信号入力端子、４は信号出力端子、５は切り
換え信号入力端子、Q1,Q4はPNPトランジスタ、Q2,Q3はN
PNトランジスタ、C1,C2は容量、R1は抵抗である。第２
図は本実施例のサンプルホールド回路の各部の波形を示
すタイミング図である。
示している。第１図において、１は電源端子、２は接地
端子、３は信号入力端子、４は信号出力端子、５は切り
換え信号入力端子、Q1,Q4はPNPトランジスタ、Q2,Q3はN
PNトランジスタ、C1,C2は容量、R1は抵抗である。第２
図は本実施例のサンプルホールド回路の各部の波形を示
すタイミング図である。
次に上記実施例の動作について説明する。上記実施例
において、エミッタを電源に接続したPNPトランジスタQ
1のベースに、第２図のQ1ベース電位が示される切り換
え信号を入力すると、PNPトランジスタQ1のコレクタ
が、エミッタを接地したNPNトランジスタQ2およびQ3の
ベースに接続されていることにより、PNPトランジスタQ
1がONするタイミングでNPNトランジスタQ2およびQ3が、
トランジスタの遅延時間のため第２図のQ2,Q3ベース電
位に示すように立ち上がり時間に遅延が発生する。
において、エミッタを電源に接続したPNPトランジスタQ
1のベースに、第２図のQ1ベース電位が示される切り換
え信号を入力すると、PNPトランジスタQ1のコレクタ
が、エミッタを接地したNPNトランジスタQ2およびQ3の
ベースに接続されていることにより、PNPトランジスタQ
1がONするタイミングでNPNトランジスタQ2およびQ3が、
トランジスタの遅延時間のため第２図のQ2,Q3ベース電
位に示すように立ち上がり時間に遅延が発生する。
一方、切り換え信号入力端子５の切り換え信号は、エ
ミッタを電源に接続したPNPトランジスタQ4のベースと
の間に接続された抵抗R1と、PNPトランジスタQ4のベー
スと電源間に接続した容量C2により積分され、遅延時間
が生じ、切り換え信号に対して第２図のQ4ベース電位に
示すような遅延を生じる。
ミッタを電源に接続したPNPトランジスタQ4のベースと
の間に接続された抵抗R1と、PNPトランジスタQ4のベー
スと電源間に接続した容量C2により積分され、遅延時間
が生じ、切り換え信号に対して第２図のQ4ベース電位に
示すような遅延を生じる。
次に、電源・接地間が順方向となるようにそれぞれ直
列接続されたダイオードD1,D3およびD2,D4のうち、ダイ
オードD3,D4のアノードをPNPトランジスタQ4のコレクタ
に接続し、ダイオードD1,D2のカソードをNPNトランジス
タQ3のコレクタに接続する。ダイオードD1のアノードを
信号入力端子３に、ダイオードD2のアノードを信号出力
端子４にそれぞれ接続し、また信号出力端子４には他端
が設地された容量C1の一端を接続する。したがって、第
２図に示すt2からt3の間前記４つのダイオードD1〜D4に
電流が流れるため、信号出力端子４の電位は信号入力端
子３の電位と等しくなる。また、t4からt5の間では、４
つのダイオードD1〜D4に電流が流れないため信号出力端
子４の電位は信号入力端子３の影響を受けず、t4時点の
信号入力端子３の電位を容量C1により保持を続ける。t2
およびt4の時点でNPNトランジスタQ3およびPNPトランジ
スタQ4の電流が切れることにより、信号入力端子３の電
位が一定の時には信号出力端子４に変動が現われず、安
定したサンプルホールドを行うことができる。
列接続されたダイオードD1,D3およびD2,D4のうち、ダイ
オードD3,D4のアノードをPNPトランジスタQ4のコレクタ
に接続し、ダイオードD1,D2のカソードをNPNトランジス
タQ3のコレクタに接続する。ダイオードD1のアノードを
信号入力端子３に、ダイオードD2のアノードを信号出力
端子４にそれぞれ接続し、また信号出力端子４には他端
が設地された容量C1の一端を接続する。したがって、第
２図に示すt2からt3の間前記４つのダイオードD1〜D4に
電流が流れるため、信号出力端子４の電位は信号入力端
子３の電位と等しくなる。また、t4からt5の間では、４
つのダイオードD1〜D4に電流が流れないため信号出力端
子４の電位は信号入力端子３の影響を受けず、t4時点の
信号入力端子３の電位を容量C1により保持を続ける。t2
およびt4の時点でNPNトランジスタQ3およびPNPトランジ
スタQ4の電流が切れることにより、信号入力端子３の電
位が一定の時には信号出力端子４に変動が現われず、安
定したサンプルホールドを行うことができる。
（発明の効果） 本発明は上記実施例から明らかなように、電流ミラー
回路のON,OFF遅延時間をCR時定数を使い補償することに
より、サンプルホールド電流ON,OFFの不整合をなくし、
安定したサンプルホールドを実現する効果を有する。
回路のON,OFF遅延時間をCR時定数を使い補償することに
より、サンプルホールド電流ON,OFFの不整合をなくし、
安定したサンプルホールドを実現する効果を有する。
第１図は本発明の一実施例のサンプルホールド回路図、
第２図は第１図のタイミング図、第３図は従来例のサン
プルホールド回路図、第４図は従来例のタイミング図で
ある。 １……電源端子、２……接地端子、３……信号入力端
子、４……信号出力端子、５……切り換え信号入力端
子、Q1,Q4……PNPトランジスタ、Q2,Q3……NPNトランジ
スタ、D1,D2,D3,D4……ダイオード、C1,C2……容量、R1
……抵抗。
第２図は第１図のタイミング図、第３図は従来例のサン
プルホールド回路図、第４図は従来例のタイミング図で
ある。 １……電源端子、２……接地端子、３……信号入力端
子、４……信号出力端子、５……切り換え信号入力端
子、Q1,Q4……PNPトランジスタ、Q2,Q3……NPNトランジ
スタ、D1,D2,D3,D4……ダイオード、C1,C2……容量、R1
……抵抗。
Claims (1)
- 【請求項１】電源にエミッタを接続した第１のPNPトラ
ンジスタのコレクタを、エミッタを接地した第２のNPN
トランジスタのベースとコレクタに接続し、さらにエミ
ッタを接地した第３のNPNトランジスタのベースに接続
し、前記第３のNPNトランジスタのコレクタを第1,第２
のダイオードのカソードに接続し、前記第１のダイオー
ドのアノードを第３のダイオードのカソードと信号入力
端子に接続し、かつ前記第２のダイオードのアノードを
第４のダイオードのカソードと信号出力端子に接続し、
前記信号出力端子に、他端を接地した第１の容量の一端
を接続し、他方、前記電源にエミッタを接続した第４の
NPNトランジスタのコレクタに前記第3,第４のダイオー
ドのアノードを接続し、前記第１のPNPトランジスタの
ベースと前記第４のPNPトランジスタのベース間に抵抗
を接続し、前記第４のPNPトランジスタのベースと前記
電源との間に第２の容量を接続し、前記第１のPNPトラ
ンジスタのベースを切り換え信号入力端子に接続したこ
とを特徴とするサンプルホールド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1034930A JP2556742B2 (ja) | 1989-02-16 | 1989-02-16 | サンプルホールド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1034930A JP2556742B2 (ja) | 1989-02-16 | 1989-02-16 | サンプルホールド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02215223A JPH02215223A (ja) | 1990-08-28 |
| JP2556742B2 true JP2556742B2 (ja) | 1996-11-20 |
Family
ID=12427912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1034930A Expired - Fee Related JP2556742B2 (ja) | 1989-02-16 | 1989-02-16 | サンプルホールド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2556742B2 (ja) |
-
1989
- 1989-02-16 JP JP1034930A patent/JP2556742B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02215223A (ja) | 1990-08-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |