JPH02215223A - サンプルホールド回路 - Google Patents
サンプルホールド回路Info
- Publication number
- JPH02215223A JPH02215223A JP1034930A JP3493089A JPH02215223A JP H02215223 A JPH02215223 A JP H02215223A JP 1034930 A JP1034930 A JP 1034930A JP 3493089 A JP3493089 A JP 3493089A JP H02215223 A JPH02215223 A JP H02215223A
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- JP
- Japan
- Prior art keywords
- base
- power supply
- switching signal
- sample
- pnp transistor
- Prior art date
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- Granted
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- 239000003990 capacitor Substances 0.000 claims abstract description 8
- 238000010586 diagram Methods 0.000 description 6
- 238000010276 construction Methods 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ハイファイＶＴＲ，音声ＦＭ復調信号処理な
ど、一定の期間のサンプルホールドを必要とする回路に
関する。
ど、一定の期間のサンプルホールドを必要とする回路に
関する。
（従来の技術）
第３図は従来のサンプルホールド回路の構成を示してい
る。第３図において、１は電源端子、２は接地端子、３
は信号入力端子、４は信号出力端子、５は切り換え信号
入力端子である。第４図は従来のサンプルホールド回路
の各部の波形を示すタイミング図である。
る。第３図において、１は電源端子、２は接地端子、３
は信号入力端子、４は信号出力端子、５は切り換え信号
入力端子である。第４図は従来のサンプルホールド回路
の各部の波形を示すタイミング図である。
次に上記従来例の動作について説明する。第３図の切り
換え信号入力端子５に第４図に示すＱ工。
換え信号入力端子５に第４図に示すＱ工。
Ｑ４ベース電位の切り換え信号を入力すると、ＮＰＮト
ランジスタＱ、、Ｑ３では、ＯＦＦからＯＮ。
ランジスタＱ、、Ｑ３では、ＯＦＦからＯＮ。
ＯＮからＯＦＦでそれぞれ遅延時間があり、第４図のＱ
、、 Ｑ、に示す電位変化となり、ＰＮＰ トランジス
タＱ、とＮＰＮ トランジスタＱ３の電流がＯＮとＯＦ
Ｆの不整合が発生する。第４図において、ｔｌからｔ２
まではＰＮＰトランジスタＱ４がＯＮ。
、、 Ｑ、に示す電位変化となり、ＰＮＰ トランジス
タＱ、とＮＰＮ トランジスタＱ３の電流がＯＮとＯＦ
Ｆの不整合が発生する。第４図において、ｔｌからｔ２
まではＰＮＰトランジスタＱ４がＯＮ。
ＮＰＮトランジスタＱ３がＯＦＦであるため、信号出力
端子４の電位が上がる。ｔ２をこえた時点でＮＰＮトラ
ンジスタＱ３がＯＮとなり、信号出力端子４は信号入力
端子３と同電位になる。また、ｔ、からｔ４においては
ＰＮＰ トランジスタＱ４はＯＦＦ、ＮＰＮトランジス
タＱ、はＯＮであるため、信号出力端子４の電位は下が
り続け、ｔ、においてＮＰＮトランジスタＱ３がＯＦＦ
となり信号出力端子４の電位降下がとまり、ｔ４からｔ
、までは一定電位となる。
端子４の電位が上がる。ｔ２をこえた時点でＮＰＮトラ
ンジスタＱ３がＯＮとなり、信号出力端子４は信号入力
端子３と同電位になる。また、ｔ、からｔ４においては
ＰＮＰ トランジスタＱ４はＯＦＦ、ＮＰＮトランジス
タＱ、はＯＮであるため、信号出力端子４の電位は下が
り続け、ｔ、においてＮＰＮトランジスタＱ３がＯＦＦ
となり信号出力端子４の電位降下がとまり、ｔ４からｔ
、までは一定電位となる。
（発明が解決しようとする課題）
上記から明らかなように、従来のサンプルホールド回路
では、切り換わり時間内にそれぞれ信号出力電位が変化
するという問題点があった。
では、切り換わり時間内にそれぞれ信号出力電位が変化
するという問題点があった。
本発明は上記従来の問題点を解決するものであり、安定
した信号出力が得られるサンプルホールド回路を提供す
ることを目的とするものである。
した信号出力が得られるサンプルホールド回路を提供す
ることを目的とするものである。
（課題を解決するための手段）
本発明は上記目的を達成するために、ＰＮＰトランジス
タのコレクタ電流とＮＰＮトランジスタのコレクタ電流
の不整合をなくすため、従来のサンプルホールド回路に
抵抗および容量を追加したものである。
タのコレクタ電流とＮＰＮトランジスタのコレクタ電流
の不整合をなくすため、従来のサンプルホールド回路に
抵抗および容量を追加したものである。
（作 用）
したがって本発明によれば、ＰＮＰ トランジスタＱユ
のＯＮ、ＯＦＦの間のタイミングから、ＮＰＮトランジ
スタＱ、までの間で発生する遅延時間に相当する時間を
、ＰＮＰトランジスタのベースからＰＮＰトランジスタ
Ｑ４のベースまでに発生させることにより、ＮＰＮトラ
ンジスタＱ、とＰＮＰ トランジスタＱ４のコレクタ電
流の不整合をなくすることができる。
のＯＮ、ＯＦＦの間のタイミングから、ＮＰＮトランジ
スタＱ、までの間で発生する遅延時間に相当する時間を
、ＰＮＰトランジスタのベースからＰＮＰトランジスタ
Ｑ４のベースまでに発生させることにより、ＮＰＮトラ
ンジスタＱ、とＰＮＰ トランジスタＱ４のコレクタ電
流の不整合をなくすることができる。
（実施例）
第１図は本発明の一実施例のサンプルホールド回路を示
している。第１図において、１は電源端子、２は接地端
子、３は信号入力端子、４は信号出力端子、５は切り換
え信号入力端子、Ｑ、、Ｑ。
している。第１図において、１は電源端子、２は接地端
子、３は信号入力端子、４は信号出力端子、５は切り換
え信号入力端子、Ｑ、、Ｑ。
はＰＮＰトランジスタ、Ｑ、、Ｑ、はＮＰＮ トランジ
スタ、Ｃ１，Ｃ，は容量、Ｒ１は抵抗である。第２図は
本実施例のサンプルホールド回路の各部の波形を示すタ
イミング図である。
スタ、Ｃ１，Ｃ，は容量、Ｒ１は抵抗である。第２図は
本実施例のサンプルホールド回路の各部の波形を示すタ
イミング図である。
次に上記実施例の動作について説明する。上記実施例に
おいて、エミッタ電源に接続したＰＮＰトランジスタＱ
１のベースに、第２図のＱ１ベース電位が示される切り
換え信号を入力すると、ＰＮＰトランジスタＱ８のコレ
クタが、エミッタを接地したＮＰＮトランジスタＱ２お
よ゛びＱ３のベースに接続されていることにより、ｐｕ
ｐトランジスタＱ１がＯＮするタイミングでＮＰＮトラ
ンジスタＱ２およびＱ３が、トランジスタの遅延時間の
ため第２図のＱ、、Ｑ、ベース電位に示すように立ち上
がり時間に遅延が発生する。
おいて、エミッタ電源に接続したＰＮＰトランジスタＱ
１のベースに、第２図のＱ１ベース電位が示される切り
換え信号を入力すると、ＰＮＰトランジスタＱ８のコレ
クタが、エミッタを接地したＮＰＮトランジスタＱ２お
よ゛びＱ３のベースに接続されていることにより、ｐｕ
ｐトランジスタＱ１がＯＮするタイミングでＮＰＮトラ
ンジスタＱ２およびＱ３が、トランジスタの遅延時間の
ため第２図のＱ、、Ｑ、ベース電位に示すように立ち上
がり時間に遅延が発生する。
一方、切り換え信号入力端子５の切り換え信号は、エミ
ッタを電源に接続したＰＮＰ トランジスタＱ４のベー
スとの間に接続され′た抵抗Ｒ１と、ＰＮＰトランジス
タＱ４のベースと電源間に接続した容量Ｃ１により積分
され、遅延時間が生じ、切り換え信号に対して第２図の
Ｑ４ベース電位に示すような遅延を生じる。
ッタを電源に接続したＰＮＰ トランジスタＱ４のベー
スとの間に接続され′た抵抗Ｒ１と、ＰＮＰトランジス
タＱ４のベースと電源間に接続した容量Ｃ１により積分
され、遅延時間が生じ、切り換え信号に対して第２図の
Ｑ４ベース電位に示すような遅延を生じる。
次に、電源・接地間が順方向となるようにそれぞれ直列
接続されたダイオードＤ１．Ｄ３およびり、、Ｄ４のう
ち、ダイオードＤ、、Ｄ４のアノードをＰＮＰトランジ
スタＱ４のコレクタに接続し、ダイオードＤ１．Ｄ、の
カソードをＮＰＮ トランジスタＱ、のコレクタに接続
する。ダイオードＤ□のアノードを信号入力端子３にダ
イオードＤ２のアノードを信号出力端子４と接続し、た
信号出力端子４に他端に接地した容量Ｃ工を接続する。
接続されたダイオードＤ１．Ｄ３およびり、、Ｄ４のう
ち、ダイオードＤ、、Ｄ４のアノードをＰＮＰトランジ
スタＱ４のコレクタに接続し、ダイオードＤ１．Ｄ、の
カソードをＮＰＮ トランジスタＱ、のコレクタに接続
する。ダイオードＤ□のアノードを信号入力端子３にダ
イオードＤ２のアノードを信号出力端子４と接続し、た
信号出力端子４に他端に接地した容量Ｃ工を接続する。
したがって、第２図に示すｔ２からｔ３の間前記４つの
ダイオードＤ、〜Ｄ４に電流が流れるため、信号出力端
子４の電位は信号入力端子３の電位と等しくなる。また
、ｔ、からｔ、の間では、４つのダイオードＤｉ〜Ｄ４
に電流が流れないため信号出力端子４の電位は信号入力
端子３の影響を受けず、ｔ４時点の信号入力端子３の電
位を容量Ｃ１により保持を続ける。ｔ２およびｔ４の時
点でＮＰＮトランジスタＱ３およびＮＰＮトランジスタ
Ｑ４の電流が切れることにより、信号入力端子３の電位
が一定の時には信号出力端子４に変動が現われず、安定
したサンプルホールドを行うことができる。
ダイオードＤ、〜Ｄ４に電流が流れるため、信号出力端
子４の電位は信号入力端子３の電位と等しくなる。また
、ｔ、からｔ、の間では、４つのダイオードＤｉ〜Ｄ４
に電流が流れないため信号出力端子４の電位は信号入力
端子３の影響を受けず、ｔ４時点の信号入力端子３の電
位を容量Ｃ１により保持を続ける。ｔ２およびｔ４の時
点でＮＰＮトランジスタＱ３およびＮＰＮトランジスタ
Ｑ４の電流が切れることにより、信号入力端子３の電位
が一定の時には信号出力端子４に変動が現われず、安定
したサンプルホールドを行うことができる。
（発明の効果）
本発明は上記実施例から明らかなように、電流ミラー回
路のＯＮ、ＯＦＦ遅延時間をＣＲ時定数を使い補償する
ことにより、サンプルホールド電流ＯＮ、ＯＦＦの不整
合をなくシ、安定したサンプルホールドを実現する効果
を有する。
路のＯＮ、ＯＦＦ遅延時間をＣＲ時定数を使い補償する
ことにより、サンプルホールド電流ＯＮ、ＯＦＦの不整
合をなくシ、安定したサンプルホールドを実現する効果
を有する。
第１図は本発明の一実施例のサンプルホールド回路図、
第２図は第１図のタイミング図、第３図は従来例のサン
プルホールド回路図、第４図は従来例のタイミング図で
ある。 １・・・電源端子、 ２・・・接地端子、 ３・・・信
号入力端子、 ４ ・・・信号出力端子。 ５・・・切り換え信号入力端子、 Ｑ、、Ｑ。 ・・・ＰＮＰトランジスタ、Ｑ２．Ｑ、・・・ＮＰＮト
ランジスタ、 Ｄよ、Ｄ、、Ｄ、。 Ｃ４・・・ダイオード、Ｃ１，Ｃ，・・・容量、Ｒ４・
・・抵抗。
第２図は第１図のタイミング図、第３図は従来例のサン
プルホールド回路図、第４図は従来例のタイミング図で
ある。 １・・・電源端子、 ２・・・接地端子、 ３・・・信
号入力端子、 ４ ・・・信号出力端子。 ５・・・切り換え信号入力端子、 Ｑ、、Ｑ。 ・・・ＰＮＰトランジスタ、Ｑ２．Ｑ、・・・ＮＰＮト
ランジスタ、 Ｄよ、Ｄ、、Ｄ、。 Ｃ４・・・ダイオード、Ｃ１，Ｃ，・・・容量、Ｒ４・
・・抵抗。
Claims (1)
- 電源にエミッタを接続した第１のＰＮＰトランジスタの
コレクタを、エミッタを接地した第２のＮＰＮトランジ
スタのベースとコレクタに接続し、さらにエミッタを接
地した第３のＮＰＮトランジスタのベースに接続し、該
第３のＮＰＮトランジスタのコレクタに第１、第３のダ
イオードおよび第２、第４のダイオードを各々順方向に
接続した一対のダイオードのうち、第１、第２のダイオ
ードのカソードに接続し、かつ第１、第２のダイオード
の各アノードを信号入力端子および信号出力端子とし、
該信号出力端子に他端を接地した第１の容量を接続し、
他方、電源にエミッタを接続した第４のＰＮＰトランジ
スタのコレクタに第３、第４のダイオードのアノードを
接続し、第１のＰＮＰトランジスタのベースと第４のＰ
ＮＰトランジスタのベース間に抵抗を接続し、第４のＰ
ＮＰトランジスタのベースと電源間に第２の容量を接続
し、第１のＰＮＰトランジスタのベースを切り換え信号
入力端子としたことを特徴とするサンプルホールド回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1034930A JP2556742B2 (ja) | 1989-02-16 | 1989-02-16 | サンプルホールド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1034930A JP2556742B2 (ja) | 1989-02-16 | 1989-02-16 | サンプルホールド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02215223A true JPH02215223A (ja) | 1990-08-28 |
| JP2556742B2 JP2556742B2 (ja) | 1996-11-20 |
Family
ID=12427912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1034930A Expired - Fee Related JP2556742B2 (ja) | 1989-02-16 | 1989-02-16 | サンプルホールド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2556742B2 (ja) |
-
1989
- 1989-02-16 JP JP1034930A patent/JP2556742B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2556742B2 (ja) | 1996-11-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |