JPH0435215A - ラッチ回路 - Google Patents
ラッチ回路Info
- Publication number
- JPH0435215A JPH0435215A JP2135301A JP13530190A JPH0435215A JP H0435215 A JPH0435215 A JP H0435215A JP 2135301 A JP2135301 A JP 2135301A JP 13530190 A JP13530190 A JP 13530190A JP H0435215 A JPH0435215 A JP H0435215A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- diode
- switching element
- current source
- whose
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 15
- 230000004888 barrier function Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明はフリップフロップ等の構成要素として用いられ
るラッチ回路に関し、更に詳しくは、ＥＣＬ構成のラッ
チ回路の特性改善に関する。
るラッチ回路に関し、更に詳しくは、ＥＣＬ構成のラッ
チ回路の特性改善に関する。
〈従来の技術〉
第６図は従来のＥＣＬ構成のラッチ回路の一例を示す構
成図である。第１のトランジスタＱ１と第２のトランジ
スタＱ２のエミッタは共通に電流源Ｃ８に接続され、第
１のトランジスタＱ１のベースにはクロックＣＬＫの入
力端子が接続され、第２のトランジスタＱ２のベースに
はクロックＣＬＫの入力端子が接続されている。電流源
Ｃ８は電圧Ｖ、の電源線に接続されている。第１のトラ
ンジスタＱ１のコレクタには第３のトランジスタＱ３と
第４のトランジスタＱ４のエミッタが共通に接続され、
第３のトランジスタＱ３のベースには信号りの入力端子
が接続され、第４のトランジスタＱ４のベースには信号
りの入力端子が接続されている。第２のトランジスタＱ
２のコレクタには第５のトランジスタＱ５と第６のトラ
ンジスタＱ６のエミッタが共通に接続され、第５のトラ
ンジスタＱ５のベースには信号Ｑの出力端子が接続され
、第６のトランジスタＱ６のベースには信号Ｑの出力端
子が接続されている。これら第３のトランジスタＱ３の
コレクタと第５のトランジスタＱ５のコレクタと第６の
トランジスタＱ６のベースは負荷抵抗ＲＬ１の一端に共
通に接続され、該負荷抵抗Ｒ５１の他端は電圧ＶＣＣの
電源線に接続されている。そして、第４のトランジスタ
Ｑ４のコレクタと第６のトランジスタＱ６のコレクタと
第５のトランジスタＱ５のベースは負荷抵抗ＲＬ２の一
端に共通に接続され、該負荷抵抗ＲＬ２の他端は電圧Ｖ
。０の電源線に接続されている。
成図である。第１のトランジスタＱ１と第２のトランジ
スタＱ２のエミッタは共通に電流源Ｃ８に接続され、第
１のトランジスタＱ１のベースにはクロックＣＬＫの入
力端子が接続され、第２のトランジスタＱ２のベースに
はクロックＣＬＫの入力端子が接続されている。電流源
Ｃ８は電圧Ｖ、の電源線に接続されている。第１のトラ
ンジスタＱ１のコレクタには第３のトランジスタＱ３と
第４のトランジスタＱ４のエミッタが共通に接続され、
第３のトランジスタＱ３のベースには信号りの入力端子
が接続され、第４のトランジスタＱ４のベースには信号
りの入力端子が接続されている。第２のトランジスタＱ
２のコレクタには第５のトランジスタＱ５と第６のトラ
ンジスタＱ６のエミッタが共通に接続され、第５のトラ
ンジスタＱ５のベースには信号Ｑの出力端子が接続され
、第６のトランジスタＱ６のベースには信号Ｑの出力端
子が接続されている。これら第３のトランジスタＱ３の
コレクタと第５のトランジスタＱ５のコレクタと第６の
トランジスタＱ６のベースは負荷抵抗ＲＬ１の一端に共
通に接続され、該負荷抵抗Ｒ５１の他端は電圧ＶＣＣの
電源線に接続されている。そして、第４のトランジスタ
Ｑ４のコレクタと第６のトランジスタＱ６のコレクタと
第５のトランジスタＱ５のベースは負荷抵抗ＲＬ２の一
端に共通に接続され、該負荷抵抗ＲＬ２の他端は電圧Ｖ
。０の電源線に接続されている。
このようなラッチ回路を第７図のように２個接続するこ
とによりＤ型フリップフロップＤ−Ｆ／Ｆが構成できる
。
とによりＤ型フリップフロップＤ−Ｆ／Ｆが構成できる
。
このように構成されるＤ型フリップフロップＤ−Ｆ／Ｆ
は、例えば第８図に示すようにカレントスイッチで構成
されるＤ／Ａ変換器ＤＡＣの出力部の前段に接続される
。
は、例えば第８図に示すようにカレントスイッチで構成
されるＤ／Ａ変換器ＤＡＣの出力部の前段に接続される
。
ところで、第９図は第７図のＤ型フリップフロップの各
部の波形図であり、（Ａ）は入力信号を示し、（Ｂ）は
クロックを示し、（Ｃ）は出力信号を示している。（Ｃ
）の出力信号波形から明らかなように、かなり大きなミ
ツドポイントノイスが発生している。
部の波形図であり、（Ａ）は入力信号を示し、（Ｂ）は
クロックを示し、（Ｃ）は出力信号を示している。（Ｃ
）の出力信号波形から明らかなように、かなり大きなミ
ツドポイントノイスが発生している。
第１０図は第６図の要部の動作説明図である。
図において、クロックＣＬＫがＨからＬに切り換わるこ
とにより第１のトランジスタＱ１はオンからオフになり
、ＣＬＫがＬからＨに切り換わることにより第２のトラ
ンジスタＱ２はオフからオンになる。このとき、負荷抵
抗ＲＬＩには電流性ノイズΔｉが流れ、出力信号に重畳
される電圧ノイズｖＮはｖＮ−Δ１−ＲＬ１になる。
とにより第１のトランジスタＱ１はオンからオフになり
、ＣＬＫがＬからＨに切り換わることにより第２のトラ
ンジスタＱ２はオフからオンになる。このとき、負荷抵
抗ＲＬＩには電流性ノイズΔｉが流れ、出力信号に重畳
される電圧ノイズｖＮはｖＮ−Δ１−ＲＬ１になる。
ここで、負荷抵抗ＲＬＩとしては数１００Ω乃至数にΩ
のものが用いられる。従って、電圧ノイズＶＮは上述の
ような比較的大きなミツドポイントノイズになる。
のものが用いられる。従って、電圧ノイズＶＮは上述の
ような比較的大きなミツドポイントノイズになる。
〈発明が解決しようとする課題〉
ところが、このようなミツドポイントノイズは第８図の
ようなり／Ａ変換器の出力信号に洩れて出力波形品質を
劣化させてしまうという問題がある。
ようなり／Ａ変換器の出力信号に洩れて出力波形品質を
劣化させてしまうという問題がある。
さらに、出力信号の振幅ｖＰ、は、第１１図に示すよう
に負荷抵抗ＲＬ、”＝ＲＬ２’−’＝ＲＬとし、動作電
流をｉとすると、ｖＰＰ−Ｒ１−＃ ｉになる。すなわ
ち、出力信号の振幅Ｖ１．は負荷抵抗Ｒ，，，ＲＬ２と
動作電流ｉに依存することになり、任意に設定できない
。
に負荷抵抗ＲＬ、”＝ＲＬ２’−’＝ＲＬとし、動作電
流をｉとすると、ｖＰＰ−Ｒ１−＃ ｉになる。すなわ
ち、出力信号の振幅Ｖ１．は負荷抵抗Ｒ，，，ＲＬ２と
動作電流ｉに依存することになり、任意に設定できない
。
本発明はこのような点に着目してなされたものであり、
その目的は、ミツトポイントノイズ成分が小さく、出力
信号の振幅か負荷抵抗及び動作電流に依存することなく
任意に設定できるラッチ回路を提供することにある。
その目的は、ミツトポイントノイズ成分が小さく、出力
信号の振幅か負荷抵抗及び動作電流に依存することなく
任意に設定できるラッチ回路を提供することにある。
く課題を解決するための手段〉
上記課題を解決する本発明は、
入力系統が共通に第１の電流源に接続され、各制御系統
にはそれぞれクロック入力端子が接続された第１．第２
のスイッチング素子と、入力系統か共通に第１のスイッ
チング素子の出力系統に接続され、各制御系統にはそれ
ぞれ信号入力端子か接続された第３．第４のスイッチン
グ素子と、 入力系統か共通に第２のスイッチング素子の出力系統に
接続され、各制御系統にはそれぞれ信号出力端子が接続
された第５ 第６のスイッチング素子と、 これら第３のスイッチング素子の出力系統と第５のスイ
ッチング素子の出力系統と第６のスイッチング素子の制
御系統か共通に接続された第２の電流源と、 これら第４のスイッチング素子の出力系統と第６のスイ
ッチング素子の出力系統と第５のスイッチング素子の制
御系統が共通に接続された第３の電流源と、 カソードか共通に第１のバイアス電圧端子に接続され、
それぞれのアノードが対応する第２．第３の電流源に接
続された第１．第２のダイオードと、 アノードが共通に第２のバイアス電圧端子に接続され、
それぞれのカソードが対応する第２．第３の電流源に接
続された第３．第４のダイオードとで構成されたことを
特徴とするものである。
にはそれぞれクロック入力端子が接続された第１．第２
のスイッチング素子と、入力系統か共通に第１のスイッ
チング素子の出力系統に接続され、各制御系統にはそれ
ぞれ信号入力端子か接続された第３．第４のスイッチン
グ素子と、 入力系統か共通に第２のスイッチング素子の出力系統に
接続され、各制御系統にはそれぞれ信号出力端子が接続
された第５ 第６のスイッチング素子と、 これら第３のスイッチング素子の出力系統と第５のスイ
ッチング素子の出力系統と第６のスイッチング素子の制
御系統か共通に接続された第２の電流源と、 これら第４のスイッチング素子の出力系統と第６のスイ
ッチング素子の出力系統と第５のスイッチング素子の制
御系統が共通に接続された第３の電流源と、 カソードか共通に第１のバイアス電圧端子に接続され、
それぞれのアノードが対応する第２．第３の電流源に接
続された第１．第２のダイオードと、 アノードが共通に第２のバイアス電圧端子に接続され、
それぞれのカソードが対応する第２．第３の電流源に接
続された第３．第４のダイオードとで構成されたことを
特徴とするものである。
く作用〉
本発明のラッチ回路において、電流性ノイズはダイオー
ドを順方向に流れる。
ドを順方向に流れる。
ここで、ダイオードの順方向の抵抗は数Ω乃至数１０Ω
である。
である。
従って、電流性ノイズが従来の回路と等しいものとする
と、電圧ノイズは従来に比べて十分少さな値になる。
と、電圧ノイズは従来に比べて十分少さな値になる。
そして、出力信号の振幅は負荷抵抗及び動作電流に依存
することなくバイアス電圧により任意に設定できる。
することなくバイアス電圧により任意に設定できる。
〈実施例〉
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第１図は本発明の一実施例を示す構成図であり、第６図
と同じ部分には同一の符号を付けてそれらの再説明は省
略する。図において、第１のトランジスタＱ１と第２の
トランジスタＱ２のエミッタは共通に第１の電流源Ｃ３
Ｉに接続されている。
と同じ部分には同一の符号を付けてそれらの再説明は省
略する。図において、第１のトランジスタＱ１と第２の
トランジスタＱ２のエミッタは共通に第１の電流源Ｃ３
Ｉに接続されている。
第３のトランジスタＱ３のコレクタと第５のトランジス
タＱ５のコレクタと第６のトランジスタＱ６のベースは
共通に第２の電流源Ｃ５２に接続されている。第４のト
ランジスタＱ４のコレクタと第６のトランジスタＱ６の
コレクタと第５のトランジスタＱ５のベースは共通に第
３の電流源Ｃ８３に接続されている。なお、第１の電流
源Ｃ３Ｉは電圧Ｖオの電源線に接続され、第２．第３の
電流源Ｃ３２，Ｃ３３は電圧ＶＣＣの電源線に接続され
ている。第１のダイオードＤ１と第２のダイオドＤ２０
カソードは共通に第１のバイアス電圧ＶＢＩの端子に接
続され、第１のダイオードＤ］のアノードは第２の電流
源Ｃ３２に接続され、第２のダイオードＤ２のアノード
は第３の電流源Ｃ８３に接続されている。第３のダイオ
ードＤ３と第４のダイオードＤ４のアノードは共通に第
２のバイアス電圧ＶＢ２の端子に接続され、第３のダイ
オドＤ３のカソードは第２の電流源Ｃ３２に接続され、
第４のダイオードＤ４のカソードは第３の電流源Ｃ３３
に接続されている。なお、ダイオドＤ１〜Ｄ４としては
動作速度の点からショットキーバリアダイオードが好ま
しい。
タＱ５のコレクタと第６のトランジスタＱ６のベースは
共通に第２の電流源Ｃ５２に接続されている。第４のト
ランジスタＱ４のコレクタと第６のトランジスタＱ６の
コレクタと第５のトランジスタＱ５のベースは共通に第
３の電流源Ｃ８３に接続されている。なお、第１の電流
源Ｃ３Ｉは電圧Ｖオの電源線に接続され、第２．第３の
電流源Ｃ３２，Ｃ３３は電圧ＶＣＣの電源線に接続され
ている。第１のダイオードＤ１と第２のダイオドＤ２０
カソードは共通に第１のバイアス電圧ＶＢＩの端子に接
続され、第１のダイオードＤ］のアノードは第２の電流
源Ｃ３２に接続され、第２のダイオードＤ２のアノード
は第３の電流源Ｃ８３に接続されている。第３のダイオ
ードＤ３と第４のダイオードＤ４のアノードは共通に第
２のバイアス電圧ＶＢ２の端子に接続され、第３のダイ
オドＤ３のカソードは第２の電流源Ｃ３２に接続され、
第４のダイオードＤ４のカソードは第３の電流源Ｃ３３
に接続されている。なお、ダイオドＤ１〜Ｄ４としては
動作速度の点からショットキーバリアダイオードが好ま
しい。
このように構成されるラッチ回路は、クロックＣＬＫ、
ＣＬＫのレベルの切り換えに従ってスルモートとラッチ
モードに切り換わる。
ＣＬＫのレベルの切り換えに従ってスルモートとラッチ
モードに切り換わる。
第２図（Ａ）はスルーモードの動作状態を示し、（Ｂ）
はラッチモードの動作状態を示し、（Ｃ）は入力信号り
、 Ｄのレベルと各ダイオードＤ１〜Ｄ４の動作状態と
出力信号Ｑ、Ｑのレベルの関係を示している。
はラッチモードの動作状態を示し、（Ｃ）は入力信号り
、 Ｄのレベルと各ダイオードＤ１〜Ｄ４の動作状態と
出力信号Ｑ、Ｑのレベルの関係を示している。
（Ａ）に示すスルーモードではクロックＣＬＫはＨレベ
ルになって第１のトランジスタＱ］はオンになり、クロ
ックＣＬＫはＬレベルになって第２のトランジスタＱ２
はオフになる。そして、入力信号りをＨ，ＤをＬとする
と、第３のトランジスタＱ３はオンになり、第４のトラ
ンジスタＱ４はオフになる。これにより、ダイオードＤ
ｌ、Ｄ４はオフ、ダイオードＤ２、Ｄ３はオンになり、
電流源Ｃ３２→トランンスタＱ３→トランジスタＱ１−
電流１ｃｓ１の経路及びバイアス電源ＶＢ２−ダイオー
ドＤ３−１−ラン／スタＱ３の経路を通って電流か流れ
る。また、電流源Ｃ３３からダイオードＤ２を通ってバ
イアス電源ＶＢＩにも電流か流れる。この結果、出力信
号Ｑ、Ｑのレベルは入力信号り、 ＤのＨ，Ｌレベルに
対応したものになる。これら出力信号り、 Ｄの出力
電圧ｖ０．ｖ−６は、ダイオードの順方向電圧をＶ。と
すると、Ｖ （２−Ｖ Ｂ＋ ＋ Ｖ Ｄ−（Ｈレベル
）Ｖτ−ｖ８□−ＶＤ・・・（Ｌレベル）になる。
ルになって第１のトランジスタＱ］はオンになり、クロ
ックＣＬＫはＬレベルになって第２のトランジスタＱ２
はオフになる。そして、入力信号りをＨ，ＤをＬとする
と、第３のトランジスタＱ３はオンになり、第４のトラ
ンジスタＱ４はオフになる。これにより、ダイオードＤ
ｌ、Ｄ４はオフ、ダイオードＤ２、Ｄ３はオンになり、
電流源Ｃ３２→トランンスタＱ３→トランジスタＱ１−
電流１ｃｓ１の経路及びバイアス電源ＶＢ２−ダイオー
ドＤ３−１−ラン／スタＱ３の経路を通って電流か流れ
る。また、電流源Ｃ３３からダイオードＤ２を通ってバ
イアス電源ＶＢＩにも電流か流れる。この結果、出力信
号Ｑ、Ｑのレベルは入力信号り、 ＤのＨ，Ｌレベルに
対応したものになる。これら出力信号り、 Ｄの出力
電圧ｖ０．ｖ−６は、ダイオードの順方向電圧をＶ。と
すると、Ｖ （２−Ｖ Ｂ＋ ＋ Ｖ Ｄ−（Ｈレベル
）Ｖτ−ｖ８□−ＶＤ・・・（Ｌレベル）になる。
（Ｂ）に示すラッチモードではクロックＣＬＫはＬレベ
ルになって第１のトランジスタＱ１はオフになり、クロ
ックＣＬＫはＨレベルになって第２のトランジスタＱ２
はオンになる。第１のトランジスタＱ１かオフになるこ
とから入力信号り。
ルになって第１のトランジスタＱ１はオフになり、クロ
ックＣＬＫはＨレベルになって第２のトランジスタＱ２
はオンになる。第１のトランジスタＱ１かオフになるこ
とから入力信号り。
Ｄのレベルは無関係になり、ダイオードＤ１〜Ｄ４はス
ルーモードのオン、オフ状態に保たれる。
ルーモードのオン、オフ状態に保たれる。
そして、電流は電流源Ｃ３２−）ランジスタロ５−トラ
ンジスタＱ２→電流源Ｃ８Ｉの経路及びバイアス電源Ｖ
Ｂ２→ダイオードＤ３−）ランジスタＱ５の経路を通っ
て流れる。また、スルーモード時と同様に電流源Ｃ８３
からダイオードＤ２を通ってバイアス電源ＶＢ＋にも電
流が流れる。この結果、出力信号Ｑ、Ｑのレベルはラッ
チ前のスルーモード時の入力信号り、ＤのＨ，Ｌレベル
に対応したものになる。
ンジスタＱ２→電流源Ｃ８Ｉの経路及びバイアス電源Ｖ
Ｂ２→ダイオードＤ３−）ランジスタＱ５の経路を通っ
て流れる。また、スルーモード時と同様に電流源Ｃ８３
からダイオードＤ２を通ってバイアス電源ＶＢ＋にも電
流が流れる。この結果、出力信号Ｑ、Ｑのレベルはラッ
チ前のスルーモード時の入力信号り、ＤのＨ，Ｌレベル
に対応したものになる。
このように構成されるラッチ回路を上述第７図と同様に
２個接続することによりＤ型フリップフロップＤ−Ｆ／
Ｆが構成できる。
２個接続することによりＤ型フリップフロップＤ−Ｆ／
Ｆが構成できる。
第３図はＤ型フリップフロップの出力信号波形の比較図
であり、（Ａ）は第６図に示した従来ののラッチ回路で
構成されたＤ型フリップフロップの出力信号波形を示し
、（Ｂ）は第１図に示した本発明のラッチ回路で構成さ
れたＤ型フリップフロップの出力信号波形を示している
。両図から明らかなように、従来の回路で発生していた
かなり大きなミツドポイントノイズは大幅に低減されて
いる。
であり、（Ａ）は第６図に示した従来ののラッチ回路で
構成されたＤ型フリップフロップの出力信号波形を示し
、（Ｂ）は第１図に示した本発明のラッチ回路で構成さ
れたＤ型フリップフロップの出力信号波形を示している
。両図から明らかなように、従来の回路で発生していた
かなり大きなミツドポイントノイズは大幅に低減されて
いる。
第４図は第１図の要部の動作説明図である。図において
、クロックＣＬＫがＨからＬに切り換わることにより第
１のトランジスタＱ１はオンからオフになり、ＣＬＫが
ＬからＨに切り換わることにより第２のトランジスタＱ
２はオフからオンになる。このとき、バイアス電源ＶＢ
２からダイオードＤ３を通って電流性ノイズΔｉが流れ
る。ダイオードの順方向の抵抗をＲＤとすると、出力信
号に重畳される電圧ノイズＶＮはｖＮ−Δ１−ＲＤにな
る。
、クロックＣＬＫがＨからＬに切り換わることにより第
１のトランジスタＱ１はオンからオフになり、ＣＬＫが
ＬからＨに切り換わることにより第２のトランジスタＱ
２はオフからオンになる。このとき、バイアス電源ＶＢ
２からダイオードＤ３を通って電流性ノイズΔｉが流れ
る。ダイオードの順方向の抵抗をＲＤとすると、出力信
号に重畳される電圧ノイズＶＮはｖＮ−Δ１−ＲＤにな
る。
ここで、ダイオードＤ３の順方向の抵抗Ｒ９は数Ω乃至
数１０Ωである。従って、電流性ノイズΔｉか従来の回
路と等しいものとすると、電圧ノイズ■、は従来に比べ
て十分少さな値になる。
数１０Ωである。従って、電流性ノイズΔｉか従来の回
路と等しいものとすると、電圧ノイズ■、は従来に比べ
て十分少さな値になる。
また、本発明の構成によれば、出力信号の振幅は負荷抵
抗及び動作電流に依存することなくバイアス電圧により
任意に設定できる。
抗及び動作電流に依存することなくバイアス電圧により
任意に設定できる。
第５図は出力振幅ＶＰＰの説明図である。図において、
出力振幅ＶＰＰは、 ｖｐｐ＝ｖＨｖＬ になる。ここで、ダイオードＤ２．Ｄ３の順方向電圧を
ＶＤとすると、ＶＨは、 ＶＨ−Ｖ８．＋Ｖ。
出力振幅ＶＰＰは、 ｖｐｐ＝ｖＨｖＬ になる。ここで、ダイオードＤ２．Ｄ３の順方向電圧を
ＶＤとすると、ＶＨは、 ＶＨ−Ｖ８．＋Ｖ。
になり、ＶＬは、
ＶＬ””ＶＢ２ ｖＤ
になる。これにより、出力振幅ＶＰＰは、Ｖｐｐ＝Ｖａ
＋ ＶＢ２＋２ＶＤ になる。すなわち、出力信号の振幅ＶＰＰはバイアス電
圧Ｖ Ｂｌ＋ Ｖ Ｂ２により任意に設定でき、従来の
回路のように負荷抵抗及び動作電流に依存することはな
い。そして、出力振幅ＶＰＰを２ＶＤにするためにはバ
イアス電圧ＶＢＩとＶＢ２を共通にすればよい。
＋ ＶＢ２＋２ＶＤ になる。すなわち、出力信号の振幅ＶＰＰはバイアス電
圧Ｖ Ｂｌ＋ Ｖ Ｂ２により任意に設定でき、従来の
回路のように負荷抵抗及び動作電流に依存することはな
い。そして、出力振幅ＶＰＰを２ＶＤにするためにはバ
イアス電圧ＶＢＩとＶＢ２を共通にすればよい。
なお、上述実施例ではスイッチンク素子としてＮＰＮト
ランジスタを用いたか、ＰＮＰ ）ランジスタやＦＥＴ
てもよい。
ランジスタを用いたか、ＰＮＰ ）ランジスタやＦＥＴ
てもよい。
〈発明の効果〉
以上詳細に説明したように、本発明によれば、ミツトポ
イントノイズ成分か小さく、出力信号の振幅か負荷抵抗
及び動作電流に依存することなく任意に設定できるラッ
チ回路を提供することができる。
イントノイズ成分か小さく、出力信号の振幅か負荷抵抗
及び動作電流に依存することなく任意に設定できるラッ
チ回路を提供することができる。
第１図は本発明の一実施例を示す構成図、第２図は第１
図の各モードの動作状態の説明図、第３図はＤ型フリッ
プフロップの出力信号波形の比較図、 第４図は第１図の要部の動作説明図、 第５図は出力振幅の説明図、 第６図は従来のＥＣＬ構成のラッチ回路の一例を示す構
成図、 第７図はＤ型フリップフロップＤ−Ｆ／Ｆの構成図、 第８図はＤ／Ａ変換器の出力部の構成図、第９図はＤ型
フリップフロップの各部の波形図、第１０図は第６図の
要部の動作説明図、第１１図は第６図の回路の出力振幅
の説明図である。 Ｑ１〜Ｑ６・・トランジスタ Ｃ８Ｉ〜Ｃ５３・電流源 Ｄ１〜Ｄ４・・・ダイオード 第 図 第 図 箇 図 １ｍｅ 第１０ 図 第１１ 図
図の各モードの動作状態の説明図、第３図はＤ型フリッ
プフロップの出力信号波形の比較図、 第４図は第１図の要部の動作説明図、 第５図は出力振幅の説明図、 第６図は従来のＥＣＬ構成のラッチ回路の一例を示す構
成図、 第７図はＤ型フリップフロップＤ−Ｆ／Ｆの構成図、 第８図はＤ／Ａ変換器の出力部の構成図、第９図はＤ型
フリップフロップの各部の波形図、第１０図は第６図の
要部の動作説明図、第１１図は第６図の回路の出力振幅
の説明図である。 Ｑ１〜Ｑ６・・トランジスタ Ｃ８Ｉ〜Ｃ５３・電流源 Ｄ１〜Ｄ４・・・ダイオード 第 図 第 図 箇 図 １ｍｅ 第１０ 図 第１１ 図
Claims (1)
- 【特許請求の範囲】 入力系統が共通に第１の電流源に接続され、各制御系統
にはそれぞれクロック入力端子が接続された第１、第２
のスイッチング素子と、 入力系統が共通に第１のスイッチング素子の出力系統に
接続され、各制御系統にはそれぞれ信号入力端子が接続
された第３、第４のスイッチング素子と、 入力系統が共通に第２のスイッチング素子の出力系統に
接続され、各制御系統にはそれぞれ信号出力端子が接続
された第５、第６のスイッチング素子と、 これら第３のスイッチング素子の出力系統と第５のスイ
ッチング素子の出力系統と第６のスイッチング素子の制
御系統が共通に接続された第２の電流源と、 これら第４のスイッチング素子の出力系統と第６のスイ
ッチング素子の出力系統と第５のスイッチング素子の制
御系統が共通に接続された第３の電流源と、 カソードが共通に第１のバイアス電圧端子に接続され、
それぞれのアノードが対応する第２、第３の電流源に接
続された第１、第２のダイオードと、 アノードが共通に第２のバイアス電圧端子に接続され、
それぞれのカソードが対応する第２、第３の電流源に接
続された第３、第４のダイオードとで構成されたことを
特徴とするラッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2135301A JPH0435215A (ja) | 1990-05-28 | 1990-05-28 | ラッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2135301A JPH0435215A (ja) | 1990-05-28 | 1990-05-28 | ラッチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0435215A true JPH0435215A (ja) | 1992-02-06 |
Family
ID=15148509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2135301A Pending JPH0435215A (ja) | 1990-05-28 | 1990-05-28 | ラッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0435215A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0899889A (ja) * | 1994-08-02 | 1996-04-16 | Taisho Pharmaceut Co Ltd | アトピー性皮膚炎治療剤 |
| US5618580A (en) * | 1992-12-28 | 1997-04-08 | Kao Corporation | Method for producing ceramic fine particles and apparatus used therefor |
-
1990
- 1990-05-28 JP JP2135301A patent/JPH0435215A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5618580A (en) * | 1992-12-28 | 1997-04-08 | Kao Corporation | Method for producing ceramic fine particles and apparatus used therefor |
| JPH0899889A (ja) * | 1994-08-02 | 1996-04-16 | Taisho Pharmaceut Co Ltd | アトピー性皮膚炎治療剤 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2730767B2 (ja) | 電圧対電流変換器 | |
| US4982119A (en) | Comparator with latch circuit | |
| US4401954A (en) | Power amplifier | |
| KR950012937B1 (ko) | 샘플홀드 회로 | |
| US5084632A (en) | Asymmetrical signal generator circuit | |
| JPH0435215A (ja) | ラッチ回路 | |
| US5394080A (en) | Universal signal converter using multiple current mirrors | |
| JPH0479171B2 (ja) | ||
| JP2998258B2 (ja) | スイッチ回路 | |
| US4278954A (en) | Suppressed carrier modulator using differential amplifier | |
| JPH06169225A (ja) | 電圧電流変換回路 | |
| JPH0687537B2 (ja) | レベルシフト回路 | |
| JP2687160B2 (ja) | スイッチ回路 | |
| JP3290264B2 (ja) | ガンマ補正回路 | |
| JP2591411Y2 (ja) | 映像信号のクリップ回路 | |
| JP3074963B2 (ja) | 信号切り替え回路 | |
| US20080024221A1 (en) | Integrated low power received signal strength indicator (rssi) with linear characteristic | |
| JP2797694B2 (ja) | 電子スイッチ回路 | |
| JPH056640Y2 (ja) | ||
| JPH0445199Y2 (ja) | ||
| JPH11154863A (ja) | サンプルホールド回路 | |
| JPH018027Y2 (ja) | ||
| JPH02215223A (ja) | サンプルホールド回路 | |
| JPS6337528B2 (ja) | ||
| JPH04354408A (ja) | 電流極性変換回路 |