KR910006569B1

KR910006569B1 - 신호처리회로

Info

Publication number: KR910006569B1
Application number: KR1019880001885A
Authority: KR
Inventors: 미츠오 츠즈키; 도시오 시라마츠
Original assignee: 가부시키가이샤 도시바; 아오이 죠이치
Priority date: 1987-02-25
Filing date: 1988-02-24
Publication date: 1991-08-28
Also published as: JPH0775047B2; EP0281009A2; DE3880713D1; EP0281009A3; DE3880713T2; US5081369A; KR880010381A; JPS63209006A; EP0281009B1

Abstract

내용 없음.

Description

신호처리회로

제1도는 본 발명의 1실시예에 따른 신호처리회로의 구성을 도시해 놓은 블록도.

제2도는 제1도에 도시된 신호처리회로를 설명하기 위한 신호파형도.

제3도는 상기 신호처리회로중 지연회로의 구체적인 구성을 도시해 놓은 회로도.

제4도는 제3도에 도시된 지연회로를 설명하기 위한 신호파형도.

제5도는 종래신호처리회로의 구성을 도시해 놓은 회로도.

제6도는 제5도에 도시된 신호처리회로를 설명하기 위한 신호파형도이다.

* 도면의 주요부분에 대한 부호의 설명

11, 62 : 미분회로 12, 50, 63 : 비교기

13 : 디지탈지연회로 20 : 차동증폭기

30 : 정전류원회로 40 : 클램프회로

60 : 아날로그지연회로 Q1∼Q22 : 트랜지스터

Co : 콘덴서 R1, R2 : 저항

본 발명은 하드디스크장치에서의 자기헤드로부터 독출된 펄스신호의 피이크를 검출할 때 사용하도록 된 신호처리회로에 관한 것이다.

일반적으로 하드디스크장치에서 자기헤드의 독출신호로부터 의사피이크를 없애 주는 수법으로서는 시간영역방식과 레벨슬라이스(level slice)방식 및 △V방식 등이 알려져 있는바, 그중 △V방식은 원파형의 진짜 피이크레벨을 기준으로 레벨설정한 다음 그 기중레벨의 이하피이크를 의사피이크로서 제거해 주는 방법이고, 그 방법은 원파형의 진폭레벨에 따른 제한이 없으므로 MFM 변조로부터 RLL변조까지 적용범위가 넓은 것을 특징으로 하고 있다. 따라서, 이 △V방식에 따른 의사피이크제거방법에서는 자기헤드의 독출신호의 피이크위치를 어느 정해진 기간만큼 지연해 줄 필요가 있는데, 종래에는 이러한 지연을 아날로그신호의 상태로 행하도록 되어 있었다.

제5도는 △V방식에 따른 종래 신호처리회로의 구성을 도시해 놓은 회로도이고, 제6도는 제5에 도시된 신호처리회로를 설명하기 위한 신호파형도이다.

즉, 자기헤드로부터 독출된 독출신호(A)를 LCR형 여파기로 이루어진 아날로그지연회로(61)에서 소정의 기간만큼 지연시켜 준 후, 이 지연신호(B)를 미분회로(62)에서 미분시켜 그 미분신호(C)를 비교기(63)에서 증폭시켜 줌에 따라 디지탈신호(D)로 변환되고 있다. 그래서, 이 디지탈신호(D)를 이용해서 기록데이터에 대응된 데이터(E)를 최종적으로 형성시키고 있다.

그런데 아날로그지연회로(61)를 사용해서 신호를 지연시킬 경우에 독출신호의 주파스범위를 넓힌다는 것은 다수의 여파기를 설치할 필요가 있어 여파기의 설계가 곤란하게 되고, 또 전체를 집적화할 수 없는 LCR 소자가 외부에 부착되기 때문에 부품수가 많아지게 되며, 그로부터 부품수가 많아지게 됨에 따라 기판 위에서의 실장면적이 크게 된다는 결점이 발생된다.

상기한 바와 같이 △V방식에 의해 자기헤드의 독출신호의 피이크위치를 어느 정해진 기간만큼 지연시켜 펄스신호를 얻는 종래신호처리회로에서는 회로전체를 집적화할 수 없기 때문에, 가격의 증가와 부분수의 증가 및 기판위에서 실장면적의 증가를 초래하게 된다는 결점이 있을 뿐만 아니라 설계도 곤란하다는 결점이 있었다.

이에 본 발명은 상기와 같은 사정을 감안해서 발명된 것으로, 집적화할 수 있을 뿐만 아니라 용이하게 설계할 수 있도록 된 △V방식에 의한 신호처리회로를 제공함에 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 신호처리회로는, 아날로그신호를 미분해 주는 미분수단과, 상기 미분수단의 출력신호를 디지탈신호로 변환시켜 주는 변환수단 및, 상기 변환수단으로부터 변환된 디지탈신호를 소정의 기간으로 지연시켜주는 디지탈지연수단으로 구성된 것을 특징으로 한 것이다.

본 발명에 따른 신호처리회로에서는, 아날로그신호를 미분시킨 다음 디지탈신호를 변환시켜 주므로써 디지탈지연수단에서 소정의 기간을 지연시킬 수 있도록 되어 있다. 그 때문에 종래 신호처리회로와 같은 아날로그여파기가 필요없게 되므로 집적화할 수 있을 뿐만 아니라 설계도 용이하게 해 줄 수 있게 된다.

이하 예시도면을 참조해서 본 발명의 1실시예를 상세하게 설명한다.

제1도는 본 발명의 1실시예의 구성을 도시해 놓은 블록도이고, 제2도는 제1도에 도시된 신호처리회로를 설명하기 위한 신호파형도이다.

즉, 자기헤드로부터 독출된 독출신호(a)를 우선 미분회로(11)에서 미분하게 되고, 이 미분회로(11)로부터의 미분신호(b)를 차동형 비교기(12)에서 증폭해줌에 따라 디지탈신호(c)로 변환되게 되며, 이어 이 디지탈신호(c)를 디지탈지연회로(13)에서 소정의 기간만큼 지연시켜 지연신호(d)를 얻게 된다. 따라서, 이 디지탈지연회로(13)로부터의 지연신호(d)를 이용해서 기록데이터에 대응한 데이터를 최종적으로 형성시켜준다.

제3도는 상기 신호처리회로에서 사용되는 지연회로의 구체적인 구성을 도시해 놓은 회로도로서, 이 지연회로에 대한 입력신호인 차동형 비교기(12)로부터의 출력신호는 INA 신호와 INB 신호인 상보신호로 되어 있어 한쪽의 INA 신호는 트랜지스터(Q1)의 베이스에 공급되면서 다른쪽의 INB 신호는 NPN 트랜지스터(Q2)의 베이스에 공급되게 되고, 상기 NPN 트랜지스터(Q1)(Q2)는 에미터가 공통으로 접속되어 있어 INA 신호 및 INB 신호를 증폭해 주는 차동증폭기(20)를 구성하게 된다. 그리고 상기 NPN 트랜지스터(Q1)(Q2)의 콜렉터사이에는 콘덴서(CO)가 접속되어 있고, 이 차동증폭기(20)는 INA 신호와 INB 신호의 레벨에 따라 콘덴서(CO)의 충방전을 행한다.

이어 바이어스전압원(NB1)가 가변저항(R1), NPN 트랜지스터(Q3) (Q4) 및 PNP 트랜지스터(Q5∼Q10)는 정전류원회로(30)를 구성하고 있어 상기 차동증폭기(20)를 구성하는 NPN 트랜지스터(Q1) (Q2)의 공통에미터에는 I0의 일정전류를 흘려줌과 더불어, 콜렉터가 상기 콘덴서(CO)의 각 단자에 접속되어 있는 PNP 트랜지스터(Q8) (Q9)에는 각각 I0/2의 일정전류를 흘려준다. 여기서 전류(I0) (I0/2)의 값은 가변저항(R1)의 조정에 따라 변화하게 된다.

그리고, 바이어스전압원(VB2)과 저항(R2), NPN 트랜지스터(Q11∼Q13), PNP 트랜지스터(Q14∼Q18) 및 정전류원(I1)(I2)는 클램프회로(40)를 구성하고 있어 상기 콘덴서(CO)의 양단사이의 전압을 정전류원(I2)에 따른 저항(R2)에서의 강하전압(△V)으로 제한된다. 이어 저항(R3)(R4)과 NPN 트랜지스터(Q19∼Q22) 및 정전류원(I3∼I5)은 차동형 비교기(50)를 구성하고 있어 상기 콘덴서(CO)의 양단전압을 증폭해서 서로 파형성형으로 상보의 OUTA신호와 OUTB신호를 출력해 준다. 상기와 같이 구성되는 지연회로는 조정이 필요한 가변저항(R1)을 제외하고 나머지의 회로구성을 전부 집적회로내에 형성시킬 수 있게 된다.

이어 상기 지연회로의 동작을 제4도에 도시된 신호파형도를 이용해서 설명한다.

먼저 차동형 비교기(12)로부터 출력된 입력신호(INA)가 로우레벨이면서 입력신호(INB)가 하이레벨일 때 차동증폭기(20)를 구성하는 한쪽의 NPN 트랜지스터(Q1)가 오프상태로 되면서 다른쪽의 NPN 트랜지스터(Q2)가 온상태로 되고, 그때 상기 NPN 트랜지스터(Q2)가 온상태로 된다면 그 NPN 트랜지스터(Q2)에는 IO의 콜렉터전류가 흐르게 된다. 이어 콘덴서(CO)는 NPN 트랜지스터(Q1)의 콜렉터측으로부터 NPN 트랜지스터(Q2)의 콜렉터측으로 흐르게 되는 PNP 트랜지스터(Q8)에 의한 정전류(I0/2)에 따라 충전이 개시되게 된다.

따라서, 콘덴서(CO)의 충전이 개시된 후 콘덴서(CO)의 NPN 트랜지스터(Q1)의 콜렉터측의 단자전압(VC1)은 상승되면서 NPN 트랜지스터(Q2)의 콜렉터측의 단자전압(VC2)은 하강하게 된다. 그러므로 최종적으로 콘덴서(CO)의 단자전압(VC1) 및 단자전압(VC2)은 각각 클램프회로(40)에 의해 하이레벨 및 로우 레벨로 클램프되게 되고, 여기서 클램프회로(40)가 클램프시에 단자전압(VC1) (VC2)은 다음과 같은 식으로 할당되게 된다. 즉,

여기서, V_BE11, V_BE12, V_BE15 ∼ V_BE18는 각각 트랜지스터(Q11, Q12, Q15,∼Q18)의 베이스·에미터사이 전압이고, △V는 정전류(I2)에 따른 저항(R2)에서의 강하전압이다.

그리고 트랜지스터(Q15와 Q16, Q17과 Q18, Q11과 Q12) 각각의 특성이 동일할 뿐만 아니라 정전류원(I1)(I2)이 동일하게 설정되어 있다면, 클램프시에서 콘덴서(CO)의 양단사이전압(VC1-VC2)은 다음과 같은 식으로 할당되어진다.

즉, 콘덴서(CO)의 양단사이의 클램프전압은 저항(R2)의 값과 정전류원(I2)의 값에 의해서만 결정되게 된다.

이어 차동형 비교기(12)로부터 출력된 입력신호(INA)가 하이레벨로 변화되면서 입력신호(INB)가 로우레벨로 변화하게 된다면 차동증폭기(20)의 NPN트랜지스터(Q1)가 온상태로 되면서 다른쪽의 NPN트랜지스터(Q2)가 오프상태로 된다. 그때 NPN트랜지스터(Q1)가 온상태로 된다면 이 NPN트랜지스터(Q1)에는 IO의 콜렉터전류가 흐르게 된 다음, 콘덴서(CO)는 NPN트랜지스터(Q2)의 콜렉터측으로부터 NPN트랜시트서(Q1)의 콜렉터측으로 향하게 되는 PNP트랜지스터(Q7)에 의한 정전류(IO/2)에 따라 충전이 개시되게 된다.

따라서, 콘덴서(CO)의 충전이 개시된 후 콘덴서(CO)의 NPN 트랜지스터(Q1)의 콜렉터측의 단자전압(VC1)은 하강하면서 NPN 트랜지스터(Q2)의 콜렉터측의 단자전압(VC2)은 상승하게 된다. 그러므로, 최종적으로 콘덴서(CO)의 단자전압(VC1) 및 단자전압(VC2)은 각각 클램프회로(40)에 의해 상기(1)식과 (2)식으로 할당되는 로우레벨 및 하이레벨로 클램프되게 된다.

이후 차동형 비교기(12)로부터 출력된 입력신호(INA)(INB)가 변화할 때마다 콘덴서(CO)의 단자전압(VC1)(VC2)은 제4도에 도시된 바와 같이 △V로 제한된 상태로 변화하게 된다. 또 비교기(50)는 입력신호(INA)(INB)가 변환하게된 후, 콘덴서(CO)의 양단자전압(VC1) (VC2)이 일치된 다음에 출력신호(OUTA) (OUTB)를 반전시켜 준다.

여기서 콘덴서(CO)가 충전시 콘덴서(CO)의 충전전하(q)는 양단사이의 전압이△V 이기 때문에 다음과 같은 식으로 할당된다.

이어 콘덴서(CO)는 각 충전이 T기간이 IO/2의 전류로 충전되게 되어 그 전류에서 T기간만큼 충전할 때 콘덴서(CO)의 충전전하(q)는 다음과 같은 식으로 할당된다.

따라서, 상기(4)식과 (5)식으로부터 다음과 같은 관계가 구해준다.

그러면, 상기(6)식에서 할당되는 T기간은 입력신호(IN)에 대한 출력신호(OUT)의 지연기간을 나타낸다.

이 T기간은 IO와 △V의 함수이므로 IO와 △V는 각각 온도 특성을 갖지 않도록 하는 것은 용이하다. 그 때문에 지연시간(T)을 항상 일정하게 할 수 있다.

그래도 이 지연기간(T)을 변화시킬 경우에는 외부에 부착된 가변저항(R1)을 변화시켜 정전류(IO)의 값을 변화시키면 좋으므로 용이하게 지연기간을 조정할 수가 있다.

그런데, 일반적으로 펄스지연회로에서는 입력펄스신호의 1/2펄스폭으로 상당하는 기간이상의 지연을 하는 것은 가능하지 않다.

그 때문에 이 지연회로를 사용해서 제1도중 디지탈지연회로(13)를 구성할 때 입력펄스신호의 1/2펄스폭으로 상당하는 기간이상의 지연을 행할 경우에는 그 지연회로를 복수개 설치해서 다단으로 접속하면 좋다.

이와 같이 본 실시예회로에서는 디지탈지연회로를 사용해서 신호지연을 행하도록 되어 있으므로 종래와 같은 아날로그여파기가 불필요하게 된다. 그 결과 조정이 필요한 가변저항(R1)을 제외한 대부분의 부분을 1칩에 집적화할 수 있어 외부에 부착된 부품이 적게될 뿐만 아니라 기판위에서의 실질면적을 충분히 적게할 수 있다. 또, 설계상의 곤란성도 해소되게 된다.

상기한 바와 같이 본 발명에 의하면, 집적화할 수 있을 뿐만 아니라 용이하게 설계할 수 있도록 된 △V방식에 따른 신호처리회로를 제공할 수 있게 된다.

Claims

아날로그신호를 미분해주는 미분수단(11)과, 상기 미분수단(11)의 출력을 디지탈신호로 변환시켜주는 변환수단(12) 및 상기 변환수단(12)에서 변환된 디지탈신호를 소정의 기간으로 지연시켜주는 디지탈지연수단(13)을 갖추어 구성된 것을 특징으로 하는 신호처리회로.
제1항에 있어서, 상기 디지탈지연수단(13)은 에미터가 공통으로 접속되어 각 베이스로 지연해야 할 펄스신호가 상보적으로 입력되는 제1 및 제2트랜지스터(Q1)(Q2)와, 상기 제1 및 제2트랜지스터(Q1)(Q2)의 공통에미터로 접속되는 제1정정류원(Q3), 상기 제1 및 제2트랜지스터(Q1)(Q2)의 콜렉터사이에 접속되는 콘덴서(CO), 상기 제1 및 제2트랜지스터(Q1)(Q2)의 각 콜렉터의 접속되어 각각 상기 제1정전류원(Q3)의 1/2값을 갖는 제2 및 제3정전류원(Q7)(Q8), 상기 콘덴서(CO)의 양단사이의 전위치가 일정값 이하로 되도록 제한해 주는 클램프수단(40) 및, 상기 콘덴서(CO)의 양단사이의 전위차를 증폭해 주는 차동증폭 수단(50)으로 구성되고 있는 것을 특징으로 하는 신호처리회로.
제1항에 있어서, 상기 클램프수단(40)이 저장(R2)과, 그 저항(R2)에 일정전류를 흘려주는 정전류원(I2)을 포함하고 있는 것을 특징으로 하는 신호처리회로.