JPH07307259A - Ｓｉ基板上化合物半導体積層構造の製造方法 - Google Patents
Ｓｉ基板上化合物半導体積層構造の製造方法Info
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- JPH07307259A JPH07307259A JP6303707A JP30370794A JPH07307259A JP H07307259 A JPH07307259 A JP H07307259A JP 6303707 A JP6303707 A JP 6303707A JP 30370794 A JP30370794 A JP 30370794A JP H07307259 A JPH07307259 A JP H07307259A
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- 239000000758 substrate Substances 0.000 title claims abstract description 199
- 239000004065 semiconductor Substances 0.000 title claims abstract description 120
- 150000001875 compounds Chemical class 0.000 title claims abstract description 82
- 238000004519 manufacturing process Methods 0.000 title claims description 39
- 229910052710 silicon Inorganic materials 0.000 title description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title 1
- 239000010703 silicon Substances 0.000 title 1
- 239000010410 layer Substances 0.000 claims abstract description 252
- 238000000034 method Methods 0.000 claims abstract description 72
- 230000007547 defect Effects 0.000 claims abstract description 14
- 239000013078 crystal Substances 0.000 claims description 33
- 239000012212 insulator Substances 0.000 claims description 13
- 239000002356 single layer Substances 0.000 claims description 10
- 239000000470 constituent Substances 0.000 claims description 5
- 229910052782 aluminium Inorganic materials 0.000 claims description 3
- 238000012546 transfer Methods 0.000 claims description 3
- 230000007704 transition Effects 0.000 claims description 3
- 238000003825 pressing Methods 0.000 claims 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 27
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 abstract description 20
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 abstract description 15
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 abstract description 14
- 125000006850 spacer group Chemical group 0.000 abstract description 14
- 238000010438 heat treatment Methods 0.000 abstract description 11
- 238000004381 surface treatment Methods 0.000 abstract description 7
- 230000008646 thermal stress Effects 0.000 abstract description 3
- 239000002344 surface layer Substances 0.000 abstract 2
- 230000006835 compression Effects 0.000 abstract 1
- 238000007906 compression Methods 0.000 abstract 1
- 230000008569 process Effects 0.000 description 9
- 238000005304 joining Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 7
- 239000000463 material Substances 0.000 description 7
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 6
- 229910004298 SiO 2 Inorganic materials 0.000 description 6
- 238000001816 cooling Methods 0.000 description 6
- 229910052739 hydrogen Inorganic materials 0.000 description 6
- 239000001257 hydrogen Substances 0.000 description 6
- 230000035515 penetration Effects 0.000 description 6
- 238000005424 photoluminescence Methods 0.000 description 6
- 238000000171 gas-source molecular beam epitaxy Methods 0.000 description 5
- 238000000137 annealing Methods 0.000 description 4
- 239000010408 film Substances 0.000 description 4
- 238000005259 measurement Methods 0.000 description 4
- 239000010409 thin film Substances 0.000 description 4
- 240000002329 Inga feuillei Species 0.000 description 3
- 230000000149 penetrating effect Effects 0.000 description 3
- 239000002994 raw material Substances 0.000 description 3
- 239000007779 soft material Substances 0.000 description 3
- 229910005542 GaSb Inorganic materials 0.000 description 2
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 2
- RBFQJDQYXXHULB-UHFFFAOYSA-N arsane Chemical compound [AsH3] RBFQJDQYXXHULB-UHFFFAOYSA-N 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 229910052733 gallium Inorganic materials 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 229910021478 group 5 element Inorganic materials 0.000 description 2
- 229910052738 indium Inorganic materials 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000013508 migration Methods 0.000 description 2
- 230000005012 migration Effects 0.000 description 2
- 238000001451 molecular beam epitaxy Methods 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 230000035882 stress Effects 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 229910000078 germane Inorganic materials 0.000 description 1
- 229910052736 halogen Inorganic materials 0.000 description 1
- 150000002367 halogens Chemical class 0.000 description 1
- 235000015220 hamburgers Nutrition 0.000 description 1
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 1
- 238000001228 spectrum Methods 0.000 description 1
- 229910052720 vanadium Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- Y10S148/00—Metal treatment
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/933—Germanium or silicon or Ge-Si on III-V
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Abstract
(57)【要約】
【目的】 Ｓｉ基板上にＩＩＩ−Ｖ族化合物半導体単結
晶層を直接接合して形成する際の熱歪による欠陥導入を
回避する。 【構成】 Ｓｉ（１００）２°ｏｆｆ基板４１上にＧａ
Ｐ熱歪緩和層２、ＧａＡｓ熱歪緩和層３、第一のＩｎＰ
コンタクト層４を成長する。さらにＩｎＰ（１００）基
板５上にＩｎＧａＡｓスペーサ層６、ＩｎＰデバイス層
７、第二のＩｎＰコンタクト層８を成長する。次にＳｉ
（１００）２°ｏｆｆ基板４１およびＩｎＰ（１００）
基板５上の積層構造を、水素中、６００℃で３０分間の
加圧熱処理を行うことで第一のＩｎＰコンタクト層４お
よび第二のＩｎＰコンタクト層８を介して接合、最後に
ＩｎＰ（１００）基板５およびＩｎＧａＡｓスペーサ層
６を除去してＩｎＰデバイス層７の表面を露出させる。
ＧａＰおよびＧａＡｓは剛性率が大きいため熱歪緩和層
として作用しｏｆｆ／ｊｕｓｔ傾斜接合界面内に存在す
る界面歪層が転位ブロック層として作用する。
晶層を直接接合して形成する際の熱歪による欠陥導入を
回避する。 【構成】 Ｓｉ（１００）２°ｏｆｆ基板４１上にＧａ
Ｐ熱歪緩和層２、ＧａＡｓ熱歪緩和層３、第一のＩｎＰ
コンタクト層４を成長する。さらにＩｎＰ（１００）基
板５上にＩｎＧａＡｓスペーサ層６、ＩｎＰデバイス層
７、第二のＩｎＰコンタクト層８を成長する。次にＳｉ
（１００）２°ｏｆｆ基板４１およびＩｎＰ（１００）
基板５上の積層構造を、水素中、６００℃で３０分間の
加圧熱処理を行うことで第一のＩｎＰコンタクト層４お
よび第二のＩｎＰコンタクト層８を介して接合、最後に
ＩｎＰ（１００）基板５およびＩｎＧａＡｓスペーサ層
６を除去してＩｎＰデバイス層７の表面を露出させる。
ＧａＰおよびＧａＡｓは剛性率が大きいため熱歪緩和層
として作用しｏｆｆ／ｊｕｓｔ傾斜接合界面内に存在す
る界面歪層が転位ブロック層として作用する。
Description
【０００１】
【産業上の利用分野】本発明はＳｉ基板上に高品質なＩ
ＩＩ−Ｖ族化合物半導体単結晶層を直接接合して形成す
るＳｉ基板上化合物半導体積層構造の製造方法に関す
る。
ＩＩ−Ｖ族化合物半導体単結晶層を直接接合して形成す
るＳｉ基板上化合物半導体積層構造の製造方法に関す
る。
【０００２】
【従来の技術】現在、Ｓｉに代表されるＩＶ族半導体単
結晶基板上にＧａＡｓやＩｎＰに代表されるＩＩＩ−Ｖ
族化合物半導体単結晶薄膜を形成する試みが活発に行わ
れている。これは、このような薄膜構造が形成できる
と、ＩＩＩ−Ｖ族化合物半導体高機能素子を安価なＳｉ
基板上に作製でき、またＳｉの高い熱伝導率によって光
素子等の性能向上が期待できるためである。さらにＳｉ
超高集積回路とＩＩＩ−Ｖ族化合物半導体超高速素子や
光素子を同一基板上に形成できるため、新しい高機能素
子の開発が予測されるからである。
結晶基板上にＧａＡｓやＩｎＰに代表されるＩＩＩ−Ｖ
族化合物半導体単結晶薄膜を形成する試みが活発に行わ
れている。これは、このような薄膜構造が形成できる
と、ＩＩＩ−Ｖ族化合物半導体高機能素子を安価なＳｉ
基板上に作製でき、またＳｉの高い熱伝導率によって光
素子等の性能向上が期待できるためである。さらにＳｉ
超高集積回路とＩＩＩ−Ｖ族化合物半導体超高速素子や
光素子を同一基板上に形成できるため、新しい高機能素
子の開発が予測されるからである。
【０００３】ところでＳｉ基板上に形成したＩＩＩ−Ｖ
族化合物半導体薄膜を素子作製に応用するためには結晶
品質の向上が重要である。例えば雑誌「ジャパニーズ・
ジャーナル・オブ・アプライド・フィジクス（Ｊｐｎ．
Ｊ．Ａｐｐｌ．Ｐｈｙｓ．）」第２４巻第６号（１９８
５年）の第Ｌ３９１−３９３頁に説明されている「二段
階成長法」を用いれば、全基板面内でＩＩＩ族とＶ族の
配列の位相がそろったシングル・ドメイン単結晶薄膜が
確実に得られ、また従来の直接成長に比べ結晶性も向上
する。しかしＳｉ基板上に例えばＧａＡｓを成長した場
合、Ｓｉ／ＧａＡｓ界面にはその格子不整合率から予想
されるよりもはるかに多くの転位や積層欠陥が発生し、
さらにその一部は容易に上層まで伸びて貫通転位とな
る。二段階成長法による場合の転位密度は数μm 厚の成
長表面で訳１０8 cm-2にも達する。
族化合物半導体薄膜を素子作製に応用するためには結晶
品質の向上が重要である。例えば雑誌「ジャパニーズ・
ジャーナル・オブ・アプライド・フィジクス（Ｊｐｎ．
Ｊ．Ａｐｐｌ．Ｐｈｙｓ．）」第２４巻第６号（１９８
５年）の第Ｌ３９１−３９３頁に説明されている「二段
階成長法」を用いれば、全基板面内でＩＩＩ族とＶ族の
配列の位相がそろったシングル・ドメイン単結晶薄膜が
確実に得られ、また従来の直接成長に比べ結晶性も向上
する。しかしＳｉ基板上に例えばＧａＡｓを成長した場
合、Ｓｉ／ＧａＡｓ界面にはその格子不整合率から予想
されるよりもはるかに多くの転位や積層欠陥が発生し、
さらにその一部は容易に上層まで伸びて貫通転位とな
る。二段階成長法による場合の転位密度は数μm 厚の成
長表面で訳１０8 cm-2にも達する。
【０００４】そこで導入されたのが歪超格子中間層や熱
サイクルアニール法で、これらによって約１０6 cm-2ま
で転位密度は急速に改善された（雑誌「アプライド・フ
ィジクス・レター（Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔ
ｔ．）」第５４巻第１号（１９８９年）の第２４−２６
頁）。しかしながら約１０6 cm-2を下回る結果は容易に
は得られず、その原因としてＳｉ基板とＩＩＩ−Ｖ族化
合物半導体との熱膨張係数差の問題が指摘された（雑誌
「アプライド・フィジクス・レター（Ａｐｐｌ．Ｐｈｙ
ｓ．Ｌｅｔｔ．）」第５６巻第２２号（１９９０年）の
第２２２５−２２２７頁）。即ち熱サイクルアニールの
導入などによって成長温度（６５０℃）においては１０
5 cm-2以下まで転位密度は減少しているが、成長後の冷
却中（４５０℃程度以下）に熱膨張係数差によるストレ
スによって１０6 cm-2台の転位が導入されるというもの
である。これはＳｉ基板との界面付近に多数残留する転
位が熱歪によって上昇してくるためと考えられている。
サイクルアニール法で、これらによって約１０6 cm-2ま
で転位密度は急速に改善された（雑誌「アプライド・フ
ィジクス・レター（Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔ
ｔ．）」第５４巻第１号（１９８９年）の第２４−２６
頁）。しかしながら約１０6 cm-2を下回る結果は容易に
は得られず、その原因としてＳｉ基板とＩＩＩ−Ｖ族化
合物半導体との熱膨張係数差の問題が指摘された（雑誌
「アプライド・フィジクス・レター（Ａｐｐｌ．Ｐｈｙ
ｓ．Ｌｅｔｔ．）」第５６巻第２２号（１９９０年）の
第２２２５−２２２７頁）。即ち熱サイクルアニールの
導入などによって成長温度（６５０℃）においては１０
5 cm-2以下まで転位密度は減少しているが、成長後の冷
却中（４５０℃程度以下）に熱膨張係数差によるストレ
スによって１０6 cm-2台の転位が導入されるというもの
である。これはＳｉ基板との界面付近に多数残留する転
位が熱歪によって上昇してくるためと考えられている。
【０００５】以上の様な問題はＳｉとの格子定数差が８
％と大きいＳｉ上のＩｎＰ成長でより顕著であり、転位
密度はいまだ約１０7 cm-2と高い（雑誌「ジャーナル・
オブ・クリスタル・グロース（Ｊ．Ｃｒｙｓｔａｌ Ｇ
ｒｏｗｔｈ）」第９９巻（１９９０年）の第３６５−３
７０頁）。また残留熱歪が大きいと作製した発光デバイ
スに高密度の電流を注入した際にも欠陥の増殖を招き寿
命を著しく低下させる要因となるため問題である。
％と大きいＳｉ上のＩｎＰ成長でより顕著であり、転位
密度はいまだ約１０7 cm-2と高い（雑誌「ジャーナル・
オブ・クリスタル・グロース（Ｊ．Ｃｒｙｓｔａｌ Ｇ
ｒｏｗｔｈ）」第９９巻（１９９０年）の第３６５−３
７０頁）。また残留熱歪が大きいと作製した発光デバイ
スに高密度の電流を注入した際にも欠陥の増殖を招き寿
命を著しく低下させる要因となるため問題である。
【０００６】一方、格子定数等の異なる材料を積層する
他の方法として異種基板同士を直接接着させる方法が提
案され、高品質層が容易に得られる方法として期待され
ている。ＳｉとＩＩＩ−Ｖ族化合物半導体基板を直接結
合、一体化して基板を作製する方法の例が特開昭６１−
１８２２１５号公報、特開昭６１−１８３９１８号公
報、特開平１−１３３３４１号公報、特開平１−２３８
１１３号公報、特開平２−１９４５１９号公報に記載さ
れている。実際にＧａＡｓ基板上に成長したＩｎＧａＡ
ｓ／ＧａＡｓ歪量子井戸構造をＳｉ基板上に直接接合法
で転写させることでＳｉ基板上に半導体レーザーを作製
した結果が報告された（雑誌「アプライド・フィジクス
・レター（Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．）」第６２
巻第１０号（１９９３年）の第１０３８−１０４０
頁）。さらにＳｉ基板上にＩｎＧａＡｓ／ＩｎＰ系長波
ダブルヘテロ構造を直接接合法で形成した結果が報告さ
れた（雑誌「応用物理」第６３巻第１号（１９９４）の
第５３−５６頁）。
他の方法として異種基板同士を直接接着させる方法が提
案され、高品質層が容易に得られる方法として期待され
ている。ＳｉとＩＩＩ−Ｖ族化合物半導体基板を直接結
合、一体化して基板を作製する方法の例が特開昭６１−
１８２２１５号公報、特開昭６１−１８３９１８号公
報、特開平１−１３３３４１号公報、特開平１−２３８
１１３号公報、特開平２−１９４５１９号公報に記載さ
れている。実際にＧａＡｓ基板上に成長したＩｎＧａＡ
ｓ／ＧａＡｓ歪量子井戸構造をＳｉ基板上に直接接合法
で転写させることでＳｉ基板上に半導体レーザーを作製
した結果が報告された（雑誌「アプライド・フィジクス
・レター（Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．）」第６２
巻第１０号（１９９３年）の第１０３８−１０４０
頁）。さらにＳｉ基板上にＩｎＧａＡｓ／ＩｎＰ系長波
ダブルヘテロ構造を直接接合法で形成した結果が報告さ
れた（雑誌「応用物理」第６３巻第１号（１９９４）の
第５３−５６頁）。
【０００７】
【発明が解決しようとする課題】Ｓｉ基板上に高品質な
ＩＩＩ−Ｖ族化合物半導体単結晶層を得るために採用さ
れた上記従来技術の問題点を考えてみる。
ＩＩＩ−Ｖ族化合物半導体単結晶層を得るために採用さ
れた上記従来技術の問題点を考えてみる。
【０００８】前述のようにＳｉ基板上にＩＩＩ−Ｖ族化
合物半導体単結晶層を直接ヘテロエピタキシャル成長す
る方法では、転位密度がいまだ高く残留熱歪が大きいと
いう問題がある。
合物半導体単結晶層を直接ヘテロエピタキシャル成長す
る方法では、転位密度がいまだ高く残留熱歪が大きいと
いう問題がある。
【０００９】一方、異種基板同士を直接接着させる方法
では、格子不整合に基づく転位は接合界面のみに閉じ込
められるため結晶品質に関して原理的には問題がないと
考えられる。実際にＳｉ基板上に直接接合法でＩｎＧａ
Ａｓ／ＧａＡｓ歪量子井戸レーザーを作製した前述の報
告では６５０℃で３０分熱処理することで原子レベルで
の接合が得られ、かつ欠陥のない高品質のレーザーを実
現している。ところがＳｉ／ＩｎＰ間の直接接合でＳｉ
基板上にＩｎＧａＡｓ／ＩｎＰ系長波量子井戸構造を形
成した前述の報告では、６００℃以上の高温熱処理後の
冷却時に熱膨張係数差による応力のためＩｎＰ側に多数
の貫通転位が導入され問題であった。５５０℃以下にす
れば貫通転位の導入は防げるが接合強度が大きく低下す
る。高温ではＩｎＰ結晶構成原子のマイグレーションに
よる質量移動が容易に起こり、界面の多少の隙間はこれ
が埋めてくれるため原子レベルで均一な接合を得やすい
が、低温ではこの作用が期待できないためである。
では、格子不整合に基づく転位は接合界面のみに閉じ込
められるため結晶品質に関して原理的には問題がないと
考えられる。実際にＳｉ基板上に直接接合法でＩｎＧａ
Ａｓ／ＧａＡｓ歪量子井戸レーザーを作製した前述の報
告では６５０℃で３０分熱処理することで原子レベルで
の接合が得られ、かつ欠陥のない高品質のレーザーを実
現している。ところがＳｉ／ＩｎＰ間の直接接合でＳｉ
基板上にＩｎＧａＡｓ／ＩｎＰ系長波量子井戸構造を形
成した前述の報告では、６００℃以上の高温熱処理後の
冷却時に熱膨張係数差による応力のためＩｎＰ側に多数
の貫通転位が導入され問題であった。５５０℃以下にす
れば貫通転位の導入は防げるが接合強度が大きく低下す
る。高温ではＩｎＰ結晶構成原子のマイグレーションに
よる質量移動が容易に起こり、界面の多少の隙間はこれ
が埋めてくれるため原子レベルで均一な接合を得やすい
が、低温ではこの作用が期待できないためである。
【００１０】また前述の特開昭６１−１８２２１５号公
報および特開平２−１９４５１９号公報には熱応力によ
る欠陥発生の問題を回避する方法が記載されている。前
者では「隣り合う半導体基材の平均熱膨張係数の差を２
×１０-6ｄｅｇ-1以下とする」ことであり、後者では
「転位発生の臨界温度（４５０℃）以下の温度で接合す
る」ことである。しかし実際には熱膨張係数差が２×１
０-6ｄｅｇ-1以下と小さいＳｉ／ＩｎＰ系で上述のよう
に多数の貫通転位が導入され問題となっており、また転
位発生の臨界温度、４５０℃以下では十分な接合強度が
得られない。
報および特開平２−１９４５１９号公報には熱応力によ
る欠陥発生の問題を回避する方法が記載されている。前
者では「隣り合う半導体基材の平均熱膨張係数の差を２
×１０-6ｄｅｇ-1以下とする」ことであり、後者では
「転位発生の臨界温度（４５０℃）以下の温度で接合す
る」ことである。しかし実際には熱膨張係数差が２×１
０-6ｄｅｇ-1以下と小さいＳｉ／ＩｎＰ系で上述のよう
に多数の貫通転位が導入され問題となっており、また転
位発生の臨界温度、４５０℃以下では十分な接合強度が
得られない。
【００１１】本発明の目的はこのような従来技術の欠点
を克服し、熱応力による欠陥発生の問題を回避すること
によりＳｉ基板上に高品質なＩＩＩ−Ｖ族化合物半導体
単結晶層を直接接合して形成するＳｉ基板上化合物半導
体積層構造を製造する方法を提供することにある。
を克服し、熱応力による欠陥発生の問題を回避すること
によりＳｉ基板上に高品質なＩＩＩ−Ｖ族化合物半導体
単結晶層を直接接合して形成するＳｉ基板上化合物半導
体積層構造を製造する方法を提供することにある。
【００１２】
【課題を解決するための手段】請求項１の発明によれば
支持基板上にＩＩＩ−Ｖ族化合物半導体デバイス層を少
なくとも挟んで形成した第一の基板面と、Ｓｉ基板上に
前記ＩＩＩ−Ｖ族化合物半導体デバイス層より大きな剛
性率を有する単層あるいは多層構造からなる半導体熱歪
緩和層を少なくとも挟んで形成した第二の基板面とを、
４５０℃以上の高温で圧着する工程を少なくとも有する
ことを特徴とするＳｉ基板上化合物半導体積層構造の製
造方法が得られる。また第一または第二の基板面が半導
体あるいは絶縁体の何れかであることを特徴とする。
支持基板上にＩＩＩ−Ｖ族化合物半導体デバイス層を少
なくとも挟んで形成した第一の基板面と、Ｓｉ基板上に
前記ＩＩＩ−Ｖ族化合物半導体デバイス層より大きな剛
性率を有する単層あるいは多層構造からなる半導体熱歪
緩和層を少なくとも挟んで形成した第二の基板面とを、
４５０℃以上の高温で圧着する工程を少なくとも有する
ことを特徴とするＳｉ基板上化合物半導体積層構造の製
造方法が得られる。また第一または第二の基板面が半導
体あるいは絶縁体の何れかであることを特徴とする。
【００１３】また請求項２の発明によれば支持基板上に
少なくともＩＩＩ−Ｖ族化合物半導体デバイス層を挟
み、さらにその上に前記ＩＩＩ−Ｖ族化合物半導体デバ
イス層より大きな剛性率を有する単層あるいは多層構造
からなる半導体熱歪緩和層を少なくとも挟んで形成した
第一の基板面と、Ｓｉ基板上に形成した第二の基板面と
を、４５０℃以上の高温で圧着する工程を少なくとも有
することを特徴とするＳｉ基板上化合物半導体積層構造
の製造方法が得られる。また第一または第二の基板面が
半導体あるいは絶縁体の何れかであることを特徴とす
る。
少なくともＩＩＩ−Ｖ族化合物半導体デバイス層を挟
み、さらにその上に前記ＩＩＩ−Ｖ族化合物半導体デバ
イス層より大きな剛性率を有する単層あるいは多層構造
からなる半導体熱歪緩和層を少なくとも挟んで形成した
第一の基板面と、Ｓｉ基板上に形成した第二の基板面と
を、４５０℃以上の高温で圧着する工程を少なくとも有
することを特徴とするＳｉ基板上化合物半導体積層構造
の製造方法が得られる。また第一または第二の基板面が
半導体あるいは絶縁体の何れかであることを特徴とす
る。
【００１４】また請求項３の発明によれば支持基板上に
ＩＩＩ−Ｖ族化合物半導体デバイス層を少なくとも挟ん
で形成した第一の基板面と、Ｓｉ基板上に形成した第二
の基板面とを４５０℃以上の高温で圧着する工程を少な
くとも有し、かつ圧着後の界面に格子歪または欠陥など
による原子配列の乱れが生じるように施したことを特徴
とするＳｉ基板上化合物半導体積層構造の製造方法が得
られる。また第一の基板面に対して第二の基板面の面方
位または面内格子定数が異なっている、あるいは結晶軸
が傾斜または回転方向にずれていることを特徴とする。
またＳｉ基板上に少なくともＩＩＩ−Ｖ族化合物半導体
デバイス層より大きな剛性率を有する単層あるいは多層
構造からなる半導体熱歪緩和層を挟んで第二の基板面を
形成することを特徴とする。
ＩＩＩ−Ｖ族化合物半導体デバイス層を少なくとも挟ん
で形成した第一の基板面と、Ｓｉ基板上に形成した第二
の基板面とを４５０℃以上の高温で圧着する工程を少な
くとも有し、かつ圧着後の界面に格子歪または欠陥など
による原子配列の乱れが生じるように施したことを特徴
とするＳｉ基板上化合物半導体積層構造の製造方法が得
られる。また第一の基板面に対して第二の基板面の面方
位または面内格子定数が異なっている、あるいは結晶軸
が傾斜または回転方向にずれていることを特徴とする。
またＳｉ基板上に少なくともＩＩＩ−Ｖ族化合物半導体
デバイス層より大きな剛性率を有する単層あるいは多層
構造からなる半導体熱歪緩和層を挟んで第二の基板面を
形成することを特徴とする。
【００１５】また請求項５の発明によれば支持基板上に
ＩＩＩ−Ｖ族化合物半導体デバイス層を少なくとも挟ん
で形成した第一の基板面およびＳｉ基板上に形成した第
二の基板面の両方あるいは一方の表面に絶縁膜転移ブロ
ック層を形成する工程と、前記絶縁膜転移ブロック層を
介して前記第一の基板面および第二の基板面を４５０℃
以上の高温で圧着する工程とを少なくとも有することを
特徴とするＳｉ基板上化合物半導体積層構造の製造方法
が得られる。またＳｉ基板上に少なくともＩＩＩ−Ｖ族
化合物半導体デバイス層より大きな剛性率を有する単層
あるいは多層構造からなる半導体熱歪緩和層を挟んで第
二の基板面を形成することを特徴とする。
ＩＩＩ−Ｖ族化合物半導体デバイス層を少なくとも挟ん
で形成した第一の基板面およびＳｉ基板上に形成した第
二の基板面の両方あるいは一方の表面に絶縁膜転移ブロ
ック層を形成する工程と、前記絶縁膜転移ブロック層を
介して前記第一の基板面および第二の基板面を４５０℃
以上の高温で圧着する工程とを少なくとも有することを
特徴とするＳｉ基板上化合物半導体積層構造の製造方法
が得られる。またＳｉ基板上に少なくともＩＩＩ−Ｖ族
化合物半導体デバイス層より大きな剛性率を有する単層
あるいは多層構造からなる半導体熱歪緩和層を挟んで第
二の基板面を形成することを特徴とする。
【００１６】また請求項７の発明によれば支持基板上に
ＩＩＩ−Ｖ族化合物半導体デバイス層を少なくとも挟
み、さらにその上に単層あるいは多層構造からなる半導
体転位ブロック層を少なくとも挟んで形成した第一の基
板面と、Ｓｉ基板上に形成した第二の基板面とを、４５
０℃以上の高温で圧着する工程を少なくとも有すること
を特徴とするＳｉ基板上化合物半導体積層構造の製造方
法が得られる。また半導体転位ブロック層がＩＶ族ある
いはＩＩＩ−Ｖ族半導体からなる歪層または歪超格子
層、あるいは格子歪緩和層、さらにはこれらの多層構造
であることを特徴とする。またＩＩＩ−Ｖ族化合物半導
体デバイス層より大きな剛性率を有する単層あるいは多
層構造からなる半導体熱歪緩和層を、半導体転位ブロッ
ク層と第一の基板面の間か、あるいはＳｉ基板と第二の
基板面の間の少なくとも一方に形成することを特徴とす
る。また第一または第二の基板面が半導体あるいは絶縁
体の何れかであることを特徴とする。
ＩＩＩ−Ｖ族化合物半導体デバイス層を少なくとも挟
み、さらにその上に単層あるいは多層構造からなる半導
体転位ブロック層を少なくとも挟んで形成した第一の基
板面と、Ｓｉ基板上に形成した第二の基板面とを、４５
０℃以上の高温で圧着する工程を少なくとも有すること
を特徴とするＳｉ基板上化合物半導体積層構造の製造方
法が得られる。また半導体転位ブロック層がＩＶ族ある
いはＩＩＩ−Ｖ族半導体からなる歪層または歪超格子
層、あるいは格子歪緩和層、さらにはこれらの多層構造
であることを特徴とする。またＩＩＩ−Ｖ族化合物半導
体デバイス層より大きな剛性率を有する単層あるいは多
層構造からなる半導体熱歪緩和層を、半導体転位ブロッ
ク層と第一の基板面の間か、あるいはＳｉ基板と第二の
基板面の間の少なくとも一方に形成することを特徴とす
る。また第一または第二の基板面が半導体あるいは絶縁
体の何れかであることを特徴とする。
【００１７】以上、本発明によれば半導体熱歪緩和層が
ＩＶ族Ｇｅ、ＩＩＩ族ＧａまたはＡｌのいずれか少なく
とも１種を構成元素として含むことを特徴とするＳｉ基
板上化合物半導体積層構造の製造方法が得られる。また
半導体熱歪緩和層がＧｅ層、Ｓｉx Ｇｅ1-x 混晶層また
はＳｉ／Ｇｅ超格子層、あるいはＡｌＰ層、ＧａＰ層、
ＡｌＡｓ層、ＧａＡｓ層、これらから選択して構成され
た混晶層または超格子層、さらにはこれらの多層構造の
何れかを少なくとも含むことを特徴とする。また支持基
板が半導体あるいは絶縁体の何れかであることを特徴と
する。またＩＩＩ−Ｖ族化合物半導体デバイス層がＩＩ
Ｉ族ＩｎまたはＶ族Ｓｂのいずれか少なくとも１種を構
成元素として含むことを特徴とするＳｉ基板上化合物半
導体積層構造の製造方法が得られる。
ＩＶ族Ｇｅ、ＩＩＩ族ＧａまたはＡｌのいずれか少なく
とも１種を構成元素として含むことを特徴とするＳｉ基
板上化合物半導体積層構造の製造方法が得られる。また
半導体熱歪緩和層がＧｅ層、Ｓｉx Ｇｅ1-x 混晶層また
はＳｉ／Ｇｅ超格子層、あるいはＡｌＰ層、ＧａＰ層、
ＡｌＡｓ層、ＧａＡｓ層、これらから選択して構成され
た混晶層または超格子層、さらにはこれらの多層構造の
何れかを少なくとも含むことを特徴とする。また支持基
板が半導体あるいは絶縁体の何れかであることを特徴と
する。またＩＩＩ−Ｖ族化合物半導体デバイス層がＩＩ
Ｉ族ＩｎまたはＶ族Ｓｂのいずれか少なくとも１種を構
成元素として含むことを特徴とするＳｉ基板上化合物半
導体積層構造の製造方法が得られる。
【００１８】
【作用】Ｓｉ上のＧａＡｓ成長の場合、前述のように熱
サイクルアニールなどによって成長温度では１０5 cm-2
以下まで転位密度が減少する。しかし大きな熱膨張係数
差のため成長後の冷却中に１０6 cm-2台の転位が導入さ
れる。
サイクルアニールなどによって成長温度では１０5 cm-2
以下まで転位密度が減少する。しかし大きな熱膨張係数
差のため成長後の冷却中に１０6 cm-2台の転位が導入さ
れる。
【００１９】一方、Ｓｉ上のＩｎＰ成長において、熱膨
張係数差が小さいにも拘らず転位密度が約１０7 cm-2と
高い原因としては、成長中に格子不整合によって導入さ
れた転位を減らす有効な手段自体がないことによると考
えられる。そもそも熱サイクルアニールによる効果は熱
歪を利用して転位の運動を促進し、最配列させるもので
あるため、熱膨張係数差の小さいＳｉ上のＩｎＰではこ
の作用による転位低減はあまり期待できない。また歪超
格子中間層などを導入しても、ＩｎＰとこれにほぼ格子
整合するＩｎＧａＡｓなどは後述の様に柔らかい材料系
であるため、中間層自身が歪によって三次元成長しやす
い。そのため成長中に貫通してくる転位を面内方向に曲
げて阻止することも難しいと考えられる。
張係数差が小さいにも拘らず転位密度が約１０7 cm-2と
高い原因としては、成長中に格子不整合によって導入さ
れた転位を減らす有効な手段自体がないことによると考
えられる。そもそも熱サイクルアニールによる効果は熱
歪を利用して転位の運動を促進し、最配列させるもので
あるため、熱膨張係数差の小さいＳｉ上のＩｎＰではこ
の作用による転位低減はあまり期待できない。また歪超
格子中間層などを導入しても、ＩｎＰとこれにほぼ格子
整合するＩｎＧａＡｓなどは後述の様に柔らかい材料系
であるため、中間層自身が歪によって三次元成長しやす
い。そのため成長中に貫通してくる転位を面内方向に曲
げて阻止することも難しいと考えられる。
【００２０】接合法の場合、Ｓｉ上のＧａＡｓでは転位
の発生が無い。これには接合界面に導入される転位の性
質が関係していると考えられる。即ち接合法によって格
子不整合界面に導入される転位は面内方向のバーガース
ペクトルを持つ９０°転位であり、界面にとじ込められ
上昇は起こりにくい。一方、成長によって形成したＳｉ
／ＩＩＩ−Ｖ族化合物半導体界面には（１１１）すべり
面上を自由に動くことができる６０°転位が多数導入さ
れ、Ｓｉ上のＧａＡｓでは冷却時の大きな熱歪によって
容易に上昇する。
の発生が無い。これには接合界面に導入される転位の性
質が関係していると考えられる。即ち接合法によって格
子不整合界面に導入される転位は面内方向のバーガース
ペクトルを持つ９０°転位であり、界面にとじ込められ
上昇は起こりにくい。一方、成長によって形成したＳｉ
／ＩＩＩ−Ｖ族化合物半導体界面には（１１１）すべり
面上を自由に動くことができる６０°転位が多数導入さ
れ、Ｓｉ上のＧａＡｓでは冷却時の大きな熱歪によって
容易に上昇する。
【００２１】一方、Ｓｉ上のＩｎＰでは接合法でも約１
０7 cm-2の転位が発生する。熱膨張係数差は小さいので
意外であるが、これはＩｎＰがＧａＡｓに比べ極めて柔
らかい材料であるためと考えられる。一方、比較的問題
とならないＧａＡｓは硬い材料である。
０7 cm-2の転位が発生する。熱膨張係数差は小さいので
意外であるが、これはＩｎＰがＧａＡｓに比べ極めて柔
らかい材料であるためと考えられる。一方、比較的問題
とならないＧａＡｓは硬い材料である。
【００２２】柔らかい材料であるＩｎＰをＳｉ上へ接合
する場合、特に熱歪が集中する接合界面で９０°転位以
外に６０°転位が多数導入されると考えられる。
する場合、特に熱歪が集中する接合界面で９０°転位以
外に６０°転位が多数導入されると考えられる。
【００２３】
【表１】
【００２４】材料の柔らかさ、硬さを表す指標としては
例えば剛性率がある。表１には二元系ＩＩＩ−Ｖ族化合
物半導体およびＩＶ族のＳｉおよびＧｅにおける剛性率
と、さらに熱膨張係数を示した。ＩＩＩ−Ｖ族ではＩｎ
ＰなどのＩｎ系とＧａＳｂなどＳｂ系で剛性率が小さ
く、一方、Ｖ族元素がＳｂである系を除くＧａまたはＡ
ｌ系で剛性率が大きい。即ち一般的には格子定数が小さ
い（ＩＩＩ−Ｖ族化合物半導体の場合はＳｉに近くな
る）ほど剛性率は大きい傾向にある。またＩＶ族Ｓｉの
剛性率は特に大きく、ＧｅもＩＩＩ−Ｖ族よりは大き
い。次に熱膨張係数に関して見るとＳｉのみ小さな値を
有しており、他のＩＶ族ＧｅおよびＩＩＩ−Ｖ族化合物
半導体はすべて大きな値を有する点に特徴がある。
例えば剛性率がある。表１には二元系ＩＩＩ−Ｖ族化合
物半導体およびＩＶ族のＳｉおよびＧｅにおける剛性率
と、さらに熱膨張係数を示した。ＩＩＩ−Ｖ族ではＩｎ
ＰなどのＩｎ系とＧａＳｂなどＳｂ系で剛性率が小さ
く、一方、Ｖ族元素がＳｂである系を除くＧａまたはＡ
ｌ系で剛性率が大きい。即ち一般的には格子定数が小さ
い（ＩＩＩ−Ｖ族化合物半導体の場合はＳｉに近くな
る）ほど剛性率は大きい傾向にある。またＩＶ族Ｓｉの
剛性率は特に大きく、ＧｅもＩＩＩ−Ｖ族よりは大き
い。次に熱膨張係数に関して見るとＳｉのみ小さな値を
有しており、他のＩＶ族ＧｅおよびＩＩＩ−Ｖ族化合物
半導体はすべて大きな値を有する点に特徴がある。
【００２５】本発明は以上で述べたような格子不整合に
よる転位導入および熱膨張係数差と剛性率が関係した熱
歪による転位導入のメカニズムに注目することで得られ
た。上述のように接合法でもＩｎＰの様な柔らかい材料
の場合、熱歪による貫通転位の発生が問題になった。一
方、ＧａＡｓの様に熱膨張係数差が大きくても剛性率が
大きければ欠陥発生は少ない。従ってＳｉ上に熱膨張係
数差が大きく剛性率の小さいＩｎ系やＳｂ系のＩＩＩ−
Ｖ族化合物半導体層を直接接合して形成する際に、熱膨
張係数が目的のＩＩＩ−Ｖ族化合物半導体層に近く、し
かも剛性率の大きい材料、即ちＩＶ族ではＧｅ、ＩＩＩ
−Ｖ族ではＶ族元素がＳｂである系を除くＧａまたはＡ
ｌ系の材料からなる熱歪緩和層を挟むことで目的のＩｎ
系やＳｂ系のＩＩＩ−Ｖ族化合物半導体層中での欠陥発
生を最小限に抑えることができる。なお目的のＩＩＩ−
Ｖ族化合物半導体層や熱歪緩和層が混晶である場合、例
えば熱歪緩和層がＧａやＡｌ以外にＩｎやＳｂを含む場
合でも、その成分比率によって決まる熱膨張係数および
剛性率との関係があくまで重要となる。
よる転位導入および熱膨張係数差と剛性率が関係した熱
歪による転位導入のメカニズムに注目することで得られ
た。上述のように接合法でもＩｎＰの様な柔らかい材料
の場合、熱歪による貫通転位の発生が問題になった。一
方、ＧａＡｓの様に熱膨張係数差が大きくても剛性率が
大きければ欠陥発生は少ない。従ってＳｉ上に熱膨張係
数差が大きく剛性率の小さいＩｎ系やＳｂ系のＩＩＩ−
Ｖ族化合物半導体層を直接接合して形成する際に、熱膨
張係数が目的のＩＩＩ−Ｖ族化合物半導体層に近く、し
かも剛性率の大きい材料、即ちＩＶ族ではＧｅ、ＩＩＩ
−Ｖ族ではＶ族元素がＳｂである系を除くＧａまたはＡ
ｌ系の材料からなる熱歪緩和層を挟むことで目的のＩｎ
系やＳｂ系のＩＩＩ−Ｖ族化合物半導体層中での欠陥発
生を最小限に抑えることができる。なお目的のＩＩＩ−
Ｖ族化合物半導体層や熱歪緩和層が混晶である場合、例
えば熱歪緩和層がＧａやＡｌ以外にＩｎやＳｂを含む場
合でも、その成分比率によって決まる熱膨張係数および
剛性率との関係があくまで重要となる。
【００２６】またＳｉ上のＩｎＰ成長では前述のように
成長中に導入された転位を減らす有効な手段がなかっ
た。しかし接合法では成長の場合とは異なり、少なくと
も高温での接合時または原理的に貫通転位の存在しない
高品質が維持されている。そこで予めＳｉ／ＩＩＩ−Ｖ
族化合物半導体界面から十分に離れた上部に歪超格子中
間層など転位ブロック層を設けておけば、接合後の冷却
時に貫通してくる転位があってもこれを阻止することが
できる。またはＳｉ基板上に予めバッファ層を成長して
おき、この成長面を用いて接合する場合は、接合界面自
体が既にＳｉ／ＩＩＩ−Ｖ族化合物半導体界面から十分
に離れた上部に位置している。そこで接合界面内に何等
かの方法で高密度欠陥を導入しておけば、この界面欠陥
による歪層によっても冷却時の転位貫通を阻止すること
ができる。接合界面内に高密度欠陥を導入する方法とし
ては異なった面方位または面内格子定数を持つ、あるい
は結晶軸が傾斜または回転方向にずれた面同士で接合す
ればよい。さらに接合界面に薄い絶縁膜を挟んで接合す
ることでも転位の貫通を阻止することができる。
成長中に導入された転位を減らす有効な手段がなかっ
た。しかし接合法では成長の場合とは異なり、少なくと
も高温での接合時または原理的に貫通転位の存在しない
高品質が維持されている。そこで予めＳｉ／ＩＩＩ−Ｖ
族化合物半導体界面から十分に離れた上部に歪超格子中
間層など転位ブロック層を設けておけば、接合後の冷却
時に貫通してくる転位があってもこれを阻止することが
できる。またはＳｉ基板上に予めバッファ層を成長して
おき、この成長面を用いて接合する場合は、接合界面自
体が既にＳｉ／ＩＩＩ−Ｖ族化合物半導体界面から十分
に離れた上部に位置している。そこで接合界面内に何等
かの方法で高密度欠陥を導入しておけば、この界面欠陥
による歪層によっても冷却時の転位貫通を阻止すること
ができる。接合界面内に高密度欠陥を導入する方法とし
ては異なった面方位または面内格子定数を持つ、あるい
は結晶軸が傾斜または回転方向にずれた面同士で接合す
ればよい。さらに接合界面に薄い絶縁膜を挟んで接合す
ることでも転位の貫通を阻止することができる。
【００２７】さらに熱歪緩和層の導入と歪超格子中間層
や接合界面歪層など転位ブロック層の導入を併用するこ
とで極めて効果的に貫通転位の導入を防ぐことができ
る。
や接合界面歪層など転位ブロック層の導入を併用するこ
とで極めて効果的に貫通転位の導入を防ぐことができ
る。
【００２８】接合面としては半導体に限らずＳｉＯ2 な
ど絶縁体層を形成しておいても基本的には問題ない。接
合面の選択によって接合温度が変化し、絶縁体の場合に
は高電圧をかけることで単なる熱処理より逆に低温で接
合することもできる。また前述の様に薄い絶縁膜には転
位の貫通を阻止する効果もある。ただし絶縁体層が厚
く、ＩＩＩ−Ｖ族化合物半導体層との熱膨張係数差が問
題になる場合は、特に限定された構成が必要になる。こ
の場合、熱歪緩和層は接合界面に対して目的のＩｎ系や
Ｓｂ系のＩＩＩ−Ｖ族化合物半導体層側に形成する必要
がある。また絶縁層を挟めば当然ながら接合界面を通し
て電流を流すことはできない。
ど絶縁体層を形成しておいても基本的には問題ない。接
合面の選択によって接合温度が変化し、絶縁体の場合に
は高電圧をかけることで単なる熱処理より逆に低温で接
合することもできる。また前述の様に薄い絶縁膜には転
位の貫通を阻止する効果もある。ただし絶縁体層が厚
く、ＩＩＩ−Ｖ族化合物半導体層との熱膨張係数差が問
題になる場合は、特に限定された構成が必要になる。こ
の場合、熱歪緩和層は接合界面に対して目的のＩｎ系や
Ｓｂ系のＩＩＩ−Ｖ族化合物半導体層側に形成する必要
がある。また絶縁層を挟めば当然ながら接合界面を通し
て電流を流すことはできない。
【００２９】また目的のＩＩＩ−Ｖ族化合物半導体層を
形成しておく支持基板としては目的のＩＩＩ−Ｖ族化合
物半導体層と格子整合する半導体基板以外にも格子整合
しない場合や、あるいは絶縁体を用いてもよい。要は目
的のＩＩＩ−Ｖ族化合物半導体層をエピタキシャル成長
法や接合法で支持基板上に形成する際に格子不整合ある
いは熱歪による結晶品質の劣化が無ければよい。
形成しておく支持基板としては目的のＩＩＩ−Ｖ族化合
物半導体層と格子整合する半導体基板以外にも格子整合
しない場合や、あるいは絶縁体を用いてもよい。要は目
的のＩＩＩ−Ｖ族化合物半導体層をエピタキシャル成長
法や接合法で支持基板上に形成する際に格子不整合ある
いは熱歪による結晶品質の劣化が無ければよい。
【００３０】
【実施例】以下本発明の実施例について図面を参照して
詳細に説明する。
詳細に説明する。
【００３１】（実施例１）図１（ａ）〜（ｃ）には請求
項１の発明の一例としての製造工程を各段階における断
面図で示した。
項１の発明の一例としての製造工程を各段階における断
面図で示した。
【００３２】図１（ａ）に示すように例えばまず１００
０℃での熱クリーニングによってシングル・ドメイン化
したＳｉ（１００）基板１上に０．５μm 厚のＧａＰ熱
歪緩和層２、１μm 厚のＧａＡｓ熱歪緩和層３、０．３
μm 厚の第一のＩｎＰコンタクト層４を成長する。さら
にＩｎＰ（１００）基板５上に０．３μm 厚のＩｎＧａ
Ａｓスペーサ層６、２μm 厚のＩｎＰデバイス層７、
０．３μm 厚の第二のＩｎＰコンタクト層８を成長す
る。成長にはＶ族原料としてアルシン（ＡｓＨ3 ）およ
びホスフィン（ＰＨ3 ）を用いたガスソース分子線エピ
タキシャル成長法（ＭＢＥ法）を用いた。
０℃での熱クリーニングによってシングル・ドメイン化
したＳｉ（１００）基板１上に０．５μm 厚のＧａＰ熱
歪緩和層２、１μm 厚のＧａＡｓ熱歪緩和層３、０．３
μm 厚の第一のＩｎＰコンタクト層４を成長する。さら
にＩｎＰ（１００）基板５上に０．３μm 厚のＩｎＧａ
Ａｓスペーサ層６、２μm 厚のＩｎＰデバイス層７、
０．３μm 厚の第二のＩｎＰコンタクト層８を成長す
る。成長にはＶ族原料としてアルシン（ＡｓＨ3 ）およ
びホスフィン（ＰＨ3 ）を用いたガスソース分子線エピ
タキシャル成長法（ＭＢＥ法）を用いた。
【００３３】次に図１（ｂ）に示すように硫酸系液によ
る表面処理を行った後、Ｓｉ（１００）基板１およびＩ
ｎＰ（１００）基板５上の積層構造を第一のＩｎＰコン
タクト層４および第二のＩｎＰコンタクト層８を介して
表面同士で重ね合わせ、軽い重りを載せて水素中、６０
０℃で３０分間熱処理を行った。このプロセスで両基板
上の積層構造が接合された。
る表面処理を行った後、Ｓｉ（１００）基板１およびＩ
ｎＰ（１００）基板５上の積層構造を第一のＩｎＰコン
タクト層４および第二のＩｎＰコンタクト層８を介して
表面同士で重ね合わせ、軽い重りを載せて水素中、６０
０℃で３０分間熱処理を行った。このプロセスで両基板
上の積層構造が接合された。
【００３４】最後に図１（ｃ）に示すように研磨および
選択エッチングによってＩｎＰ（１００）基板５および
ＩｎＧａＡｓスペーサ層６を除去してＩｎＰデバイス層
７の表面を露出させた。
選択エッチングによってＩｎＰ（１００）基板５および
ＩｎＧａＡｓスペーサ層６を除去してＩｎＰデバイス層
７の表面を露出させた。
【００３５】得られたＩｎＰデバイス層７の結晶品質を
調べるために行ったホトルミネッセンス（ＰＬ）測定か
らはＩｎＰ基板上の成長層と遜色のない発光強度が得ら
れ、また発光波長のシフト、即ちＩｎＰ／Ｓｉの熱膨張
係数差に起因する熱歪も小さいことが分かった。ＩｎＰ
デバイス層７の表面は平坦であり、またエッチピット密
度（ＥＰＤ）の測定およびＴＥＭ観察の結果、転位密度
も１０5 〜１０6 cm-2程度で良好な結晶品質が得られて
いることが分かった。
調べるために行ったホトルミネッセンス（ＰＬ）測定か
らはＩｎＰ基板上の成長層と遜色のない発光強度が得ら
れ、また発光波長のシフト、即ちＩｎＰ／Ｓｉの熱膨張
係数差に起因する熱歪も小さいことが分かった。ＩｎＰ
デバイス層７の表面は平坦であり、またエッチピット密
度（ＥＰＤ）の測定およびＴＥＭ観察の結果、転位密度
も１０5 〜１０6 cm-2程度で良好な結晶品質が得られて
いることが分かった。
【００３６】比較のためＳｉ（１００）基板上に直接
０．３μm 厚のＩｎＰコンタクト層を成長した基板を用
いて、この上にＩｎＰ（１００）基板上に成長したＩｎ
Ｐデバイス層を接合、転写する実験も行った。表面には
無数のクロスハッチが見られ、転位密度も〜１０7 cm-2
程度と非常に高く、明らかに熱歪による貫通欠陥の発生
が見られた。従って剛性率の大きいＧａＰ熱歪緩和層、
およびＧａＡｓ熱歪緩和層の挿入効果が確認できた。
０．３μm 厚のＩｎＰコンタクト層を成長した基板を用
いて、この上にＩｎＰ（１００）基板上に成長したＩｎ
Ｐデバイス層を接合、転写する実験も行った。表面には
無数のクロスハッチが見られ、転位密度も〜１０7 cm-2
程度と非常に高く、明らかに熱歪による貫通欠陥の発生
が見られた。従って剛性率の大きいＧａＰ熱歪緩和層、
およびＧａＡｓ熱歪緩和層の挿入効果が確認できた。
【００３７】（実施例２）図２（ａ）〜（ｂ）には請求
項１の発明の別の一例としての製造工程を各段階におけ
る断面図で示した。
項１の発明の別の一例としての製造工程を各段階におけ
る断面図で示した。
【００３８】図２（ａ）に示すように例えばまずＳｉ
（１００）基板１上に０．６μm 厚のＳｉ／Ｇｅ超格子
熱歪緩和層２１（Ｓｉ：１００nm、Ｇｅ：１００nm、３
周期）、１μm 厚のＧｅ熱歪緩和層２２、０．５μm 厚
のＧａ熱歪緩和層３を成長する。さらにＩｎＰ（１０
０）基板５上に０．３μm 厚のＩｎＧａＡｓスペーサ層
６、２μm 厚のＩｎＰデバイス層７、０．３μm 厚のＩ
ｎＰコンタクト層２３を成長する。成長にはＩＶ族原料
としてジシラン（Ｓｉ2 Ｈ6 ）およびゲルマン（ＧｅＨ
4 ）、Ｖ族原料としてアルシン（ＡｓＨ3 ）およびホス
フィン（ＰＨ3 ）を用いたガスソース分子線エピタキシ
ャル成長法（ＭＢＥ法）を用いた。
（１００）基板１上に０．６μm 厚のＳｉ／Ｇｅ超格子
熱歪緩和層２１（Ｓｉ：１００nm、Ｇｅ：１００nm、３
周期）、１μm 厚のＧｅ熱歪緩和層２２、０．５μm 厚
のＧａ熱歪緩和層３を成長する。さらにＩｎＰ（１０
０）基板５上に０．３μm 厚のＩｎＧａＡｓスペーサ層
６、２μm 厚のＩｎＰデバイス層７、０．３μm 厚のＩ
ｎＰコンタクト層２３を成長する。成長にはＩＶ族原料
としてジシラン（Ｓｉ2 Ｈ6 ）およびゲルマン（ＧｅＨ
4 ）、Ｖ族原料としてアルシン（ＡｓＨ3 ）およびホス
フィン（ＰＨ3 ）を用いたガスソース分子線エピタキシ
ャル成長法（ＭＢＥ法）を用いた。
【００３９】次に図２（ｂ）に示すように硫酸系液によ
る表面処理後、Ｓｉ（１００）基板１およびＩｎＰ（１
００）基板５上の積層構造を、水素中、７００℃、３０
分間の加圧熱処理を行うことでＧａＡｓ熱歪緩和層３お
よびＩｎＰコンタクト層２３を介して接合、最後にＩｎ
Ｐ（１００）基板５およびＩｎＧａＡｓスペーサ層６を
除去してＩｎＰデバイス層７の表面を露出させた。
る表面処理後、Ｓｉ（１００）基板１およびＩｎＰ（１
００）基板５上の積層構造を、水素中、７００℃、３０
分間の加圧熱処理を行うことでＧａＡｓ熱歪緩和層３お
よびＩｎＰコンタクト層２３を介して接合、最後にＩｎ
Ｐ（１００）基板５およびＩｎＧａＡｓスペーサ層６を
除去してＩｎＰデバイス層７の表面を露出させた。
【００４０】得られたＩｎＰデバイス層７からはＩｎＰ
基板上の成長層と同等のＰＬ発光強度、平坦な表面、転
位密度１０4 cm-2以下で極めて良好な結晶品質が得られ
た。実は本実施例では直接接合によるＩｎＰ／ＧａＡｓ
格子不整合界面が形成されており、これが後述する請求
項３の発明の効果を示すため、熱歪緩和層の導入効果と
合わせさらに良好な結果が得られている。
基板上の成長層と同等のＰＬ発光強度、平坦な表面、転
位密度１０4 cm-2以下で極めて良好な結晶品質が得られ
た。実は本実施例では直接接合によるＩｎＰ／ＧａＡｓ
格子不整合界面が形成されており、これが後述する請求
項３の発明の効果を示すため、熱歪緩和層の導入効果と
合わせさらに良好な結果が得られている。
【００４１】（実施例３）図３（ａ）〜（ｂ）には請求
項２の発明の一例としての製造工程を各段階における断
面図で示した。
項２の発明の一例としての製造工程を各段階における断
面図で示した。
【００４２】図３（ａ）に示すように例えばまずＳｉ
（１００）基板１上に０．３μm 厚の第一のＩｎＰコン
タクト層４を成長する。さらにＩｎＰ（１００）基板５
上に０．３μm 厚のＩｎＧａＡｓスペーサ層６、２μm
厚のＩｎＰデバイス層７、１．５μm 厚のＧａＡｓ熱歪
緩和層３、０．３μm 厚の第二のＩｎＰコンタクト層８
を成長する。成長にはガスソースＭＢＥ法を用いた。
（１００）基板１上に０．３μm 厚の第一のＩｎＰコン
タクト層４を成長する。さらにＩｎＰ（１００）基板５
上に０．３μm 厚のＩｎＧａＡｓスペーサ層６、２μm
厚のＩｎＰデバイス層７、１．５μm 厚のＧａＡｓ熱歪
緩和層３、０．３μm 厚の第二のＩｎＰコンタクト層８
を成長する。成長にはガスソースＭＢＥ法を用いた。
【００４３】次に図３（ｂ）に示すように硫酸系液によ
る表面処理後、Ｓｉ（１００）基板１およびＩｎＰ（１
００）基板５上の積層構造を、水素中、６００℃で３０
分間の加圧熱処理を行うことで第一のＩｎＰコンタクト
層４および第二のＩｎＰコンタクト層８を介して接合、
最後にＩｎＰ（１００）基板５およびＩｎＧａＡｓスペ
ーサ層６を除去してＩｎＰデバイス層７の表面を露出さ
せた。
る表面処理後、Ｓｉ（１００）基板１およびＩｎＰ（１
００）基板５上の積層構造を、水素中、６００℃で３０
分間の加圧熱処理を行うことで第一のＩｎＰコンタクト
層４および第二のＩｎＰコンタクト層８を介して接合、
最後にＩｎＰ（１００）基板５およびＩｎＧａＡｓスペ
ーサ層６を除去してＩｎＰデバイス層７の表面を露出さ
せた。
【００４４】本実施例で得られたＩｎＰデバイス層７で
もＩｎＰ基板上の成長層に近いかなり良好な結晶品質が
得られた。
もＩｎＰ基板上の成長層に近いかなり良好な結晶品質が
得られた。
【００４５】（実施例４）図４（ａ）〜（ｃ）には請求
項３の発明の一例としての製造工程を各段階における断
面図で示した。
項３の発明の一例としての製造工程を各段階における断
面図で示した。
【００４６】図４（ａ）に示すように例えばまずＳｉ
（１００）２°ｏｆｆ基板４１上に０．５μm 厚のＧａ
Ｐ熱歪緩和層２、１μm 厚のＧａＡｓ熱歪緩和層３、
０．３μm 厚の第一のＩｎＰコンタクト層４を成長す
る。さらにＩｎＰ（１００）基板５上に０．３μm 厚の
ＩｎＧａＡｓスペーサ層６、２μm 厚のＩｎＰデバイス
層７、０．３μm 厚の第二のＩｎＰコンタクト層８を成
長する。成長にはガスソースＭＢＥ法を用いた。
（１００）２°ｏｆｆ基板４１上に０．５μm 厚のＧａ
Ｐ熱歪緩和層２、１μm 厚のＧａＡｓ熱歪緩和層３、
０．３μm 厚の第一のＩｎＰコンタクト層４を成長す
る。さらにＩｎＰ（１００）基板５上に０．３μm 厚の
ＩｎＧａＡｓスペーサ層６、２μm 厚のＩｎＰデバイス
層７、０．３μm 厚の第二のＩｎＰコンタクト層８を成
長する。成長にはガスソースＭＢＥ法を用いた。
【００４７】次に図４（ｂ）に示すように硫酸系液によ
る表面処理を行った後、Ｓｉ（１００）２°ｏｆｆ基板
４１およびＩｎＰ（１００）基板５上の積層構造を第一
のＩｎＰコンタクト層４および第二のＩｎＰコンタクト
層８を介して表面同士で重ね合わせ、軽い重りを載せて
水素中、６００℃で３０分間熱処理を行った。このプロ
セスで両基板上の積層構造が接合された。
る表面処理を行った後、Ｓｉ（１００）２°ｏｆｆ基板
４１およびＩｎＰ（１００）基板５上の積層構造を第一
のＩｎＰコンタクト層４および第二のＩｎＰコンタクト
層８を介して表面同士で重ね合わせ、軽い重りを載せて
水素中、６００℃で３０分間熱処理を行った。このプロ
セスで両基板上の積層構造が接合された。
【００４８】最後に図４（ｃ）に示すように研磨および
選択エッチングによってＩｎＰ（１００）基板５および
ＩｎＧａＡｓスペーサ層６を除去してＩｎＰデバイス層
７の表面を露出させた。
選択エッチングによってＩｎＰ（１００）基板５および
ＩｎＧａＡｓスペーサ層６を除去してＩｎＰデバイス層
７の表面を露出させた。
【００４９】得られたＩｎＰデバイス層７の結晶品質を
調べるため行ったホトルミネッセンス（ＰＬ）測定から
はＩｎＰ基板上の成長層と遜色のない発光強度が得ら
れ、また発光波長のシフト、即ちＩｎＰ／Ｓｉの熱膨張
係数差に起因する熱歪も小さいことが分かった。ＩｎＰ
デバイス層７の表面は平坦であり、またエッチピット密
度（ＥＰＤ）の測定から転位密度は１０4 cm-2以下で極
めて良好な結晶品質が得られていることが分かった。さ
らに断面ＴＥＭ観察を行った結果、接合界面には（１０
０）２°ｏｆｆ／ｊｕｓｔ傾斜接合による格子不整合を
緩和するための転位が多数導入されており、得和（１０
０）２°ｏｆｆ基板４１側の第一のＩｎＰコンタクト層
４中に存在する高密度の欠陥は、すべて接合界面で止ま
るか界面方向に曲げられ、上部ＩｎＰデバイス層７側へ
の貫通は全く見られないことが分かった。
調べるため行ったホトルミネッセンス（ＰＬ）測定から
はＩｎＰ基板上の成長層と遜色のない発光強度が得ら
れ、また発光波長のシフト、即ちＩｎＰ／Ｓｉの熱膨張
係数差に起因する熱歪も小さいことが分かった。ＩｎＰ
デバイス層７の表面は平坦であり、またエッチピット密
度（ＥＰＤ）の測定から転位密度は１０4 cm-2以下で極
めて良好な結晶品質が得られていることが分かった。さ
らに断面ＴＥＭ観察を行った結果、接合界面には（１０
０）２°ｏｆｆ／ｊｕｓｔ傾斜接合による格子不整合を
緩和するための転位が多数導入されており、得和（１０
０）２°ｏｆｆ基板４１側の第一のＩｎＰコンタクト層
４中に存在する高密度の欠陥は、すべて接合界面で止ま
るか界面方向に曲げられ、上部ＩｎＰデバイス層７側へ
の貫通は全く見られないことが分かった。
【００５０】本実施例では（１００）２°ｏｆｆ／ｊｕ
ｓｔ傾斜接合界面を用いたが、さらにｏｆｆ角度を大き
くしたり、結晶軸を面内で回転させたり、さらにＳｉ
（１１１）基板を用いるなどしてもよい。また第一のＩ
ｎＰコンタクト層４を用いてＧａＡｓ熱歪緩和層３と第
二のＩｎＰコンタクト層８とを直接接合し、ＩｎＰ／Ｇ
ａＡｓ格子不整合界面を形成しても良く、前述のように
実施例２が実はこの構造を含んでいる。
ｓｔ傾斜接合界面を用いたが、さらにｏｆｆ角度を大き
くしたり、結晶軸を面内で回転させたり、さらにＳｉ
（１１１）基板を用いるなどしてもよい。また第一のＩ
ｎＰコンタクト層４を用いてＧａＡｓ熱歪緩和層３と第
二のＩｎＰコンタクト層８とを直接接合し、ＩｎＰ／Ｇ
ａＡｓ格子不整合界面を形成しても良く、前述のように
実施例２が実はこの構造を含んでいる。
【００５１】（実施例５）図５（ａ）〜（ｂ）には請求
項５の発明の一例としての製造工程を各段階における断
面図で示した。
項５の発明の一例としての製造工程を各段階における断
面図で示した。
【００５２】図５（ａ）に示すように例えばまずＳｉ
（１００）基板１上に０．５μm 厚のＧａＰ熱歪緩和層
２、１μm 厚のＧａＡｓ熱歪緩和層３、０．３μm 厚の
ＩｎＰコンタクト層２３を成長する。さらにＩｎＰ（１
００）基板５上に０．３μm 厚のＩｎＧａＡｓスペーサ
層６、２μm 厚のＩｎＰデバイス層７を成長し、最後に
５０nm厚のＳｉＯ2 転位ブロック層５１をＣＶＤ法で形
成する。成長にはガスソースＭＢＥ法を用いた。
（１００）基板１上に０．５μm 厚のＧａＰ熱歪緩和層
２、１μm 厚のＧａＡｓ熱歪緩和層３、０．３μm 厚の
ＩｎＰコンタクト層２３を成長する。さらにＩｎＰ（１
００）基板５上に０．３μm 厚のＩｎＧａＡｓスペーサ
層６、２μm 厚のＩｎＰデバイス層７を成長し、最後に
５０nm厚のＳｉＯ2 転位ブロック層５１をＣＶＤ法で形
成する。成長にはガスソースＭＢＥ法を用いた。
【００５３】次に図５（ｂ）に示すように硫酸系液によ
る表面処理後、Ｓｉ（１００）基板１およびＩｎＰ（１
００）基板５上の積層構造を、水素中、７００℃で３０
分間の加圧熱処理を行うことでＩｎＰコンタクト層２３
およびＳｉＯ2 転位ブロック層５１を介して接合、最後
にＩｎＰ（１００）基板５およびＩｎＧａＡｓスペーサ
層６を除去してＩｎＰデバイス層７の表面を露出させ
た。
る表面処理後、Ｓｉ（１００）基板１およびＩｎＰ（１
００）基板５上の積層構造を、水素中、７００℃で３０
分間の加圧熱処理を行うことでＩｎＰコンタクト層２３
およびＳｉＯ2 転位ブロック層５１を介して接合、最後
にＩｎＰ（１００）基板５およびＩｎＧａＡｓスペーサ
層６を除去してＩｎＰデバイス層７の表面を露出させ
た。
【００５４】得られたＩｎＰデバイス層７のＰＬ発光強
度はＩｎＰ基板上の成長層と遜色なく、熱歪も小さかっ
た。表面は平坦であり、転位密度は１０4 cm-2以下で極
めて良好な結晶品質が得られていることが分かった。断
面ＴＥＭ観察からもＳｉＯ2転位ブロック層５１より上
部ＩｎＰデバイス層７側への転位の貫通は全く見られな
いことが分かった。
度はＩｎＰ基板上の成長層と遜色なく、熱歪も小さかっ
た。表面は平坦であり、転位密度は１０4 cm-2以下で極
めて良好な結晶品質が得られていることが分かった。断
面ＴＥＭ観察からもＳｉＯ2転位ブロック層５１より上
部ＩｎＰデバイス層７側への転位の貫通は全く見られな
いことが分かった。
【００５５】（実施例６）図６（ａ）〜（ｂ）には請求
項７の発明の一例としての製造工程を各段階における断
面図で示した。
項７の発明の一例としての製造工程を各段階における断
面図で示した。
【００５６】図６（ａ）に示すように例えばまずＳｉ
（１００）基板１上に０．３μm 厚の第一のＩｎＰコン
タクト層４を成長する。さらにＩｎＰ（１００）基板５
上に０．３μm 厚のＩｎＧａＡｓスペーサ層６、２μm
厚のＩｎＰデバイス層７、ＩｎＡｌＡｓ／ＩｎＧａＡｓ
歪超格子転位ブロック層６１（Ｉｎ0.4 Ａｌ0.6 Ａｓ：
２０nm、Ｉｎ0.53Ｇａ0.47Ａｓ：１０nm、×１０周
期）、０．５μm 厚のＩｎＰ中間層６２、１μm 厚のＧ
ａＡｓ熱歪緩和層３、０．３μm 厚の第二のＩｎＰコン
タクト層８を成長する。成長にはガスソースＭＢＥ法を
用いた。
（１００）基板１上に０．３μm 厚の第一のＩｎＰコン
タクト層４を成長する。さらにＩｎＰ（１００）基板５
上に０．３μm 厚のＩｎＧａＡｓスペーサ層６、２μm
厚のＩｎＰデバイス層７、ＩｎＡｌＡｓ／ＩｎＧａＡｓ
歪超格子転位ブロック層６１（Ｉｎ0.4 Ａｌ0.6 Ａｓ：
２０nm、Ｉｎ0.53Ｇａ0.47Ａｓ：１０nm、×１０周
期）、０．５μm 厚のＩｎＰ中間層６２、１μm 厚のＧ
ａＡｓ熱歪緩和層３、０．３μm 厚の第二のＩｎＰコン
タクト層８を成長する。成長にはガスソースＭＢＥ法を
用いた。
【００５７】次に図６（ｂ）に示すように硫酸系液によ
る表面処理後、Ｓｉ（１００）基板１およびＩｎＰ（１
００）基板５上の積層構造を、水素中、６００℃で３０
分間の加圧熱処理を行うことで第一のＩｎＰコンタクト
層４および第二のＩｎＰコンタクト層８を介して接合、
最後にＩｎＰ（１００）基板５およびＩｎＧａＡｓスペ
ーサ層６を除去してＩｎＰデバイス層７の表面を露出さ
せた。
る表面処理後、Ｓｉ（１００）基板１およびＩｎＰ（１
００）基板５上の積層構造を、水素中、６００℃で３０
分間の加圧熱処理を行うことで第一のＩｎＰコンタクト
層４および第二のＩｎＰコンタクト層８を介して接合、
最後にＩｎＰ（１００）基板５およびＩｎＧａＡｓスペ
ーサ層６を除去してＩｎＰデバイス層７の表面を露出さ
せた。
【００５８】本実施例で得られたＩｎＰデバイス層７で
もＩｎＰ基板上の成長層と遜色のない良好な結晶品質が
得られた。断面ＴＥＭ観察でもＩｎＡｌＡｓ／ＩｎＧａ
Ａｓ歪超格子転位ブロック層６１より上部ＩｎＰデバイ
ス層７側への転位の貫通は全く見られないことが分かっ
た。
もＩｎＰ基板上の成長層と遜色のない良好な結晶品質が
得られた。断面ＴＥＭ観察でもＩｎＡｌＡｓ／ＩｎＧａ
Ａｓ歪超格子転位ブロック層６１より上部ＩｎＰデバイ
ス層７側への転位の貫通は全く見られないことが分かっ
た。
【００５９】本実施例では転位ブロック層としてＩｎＡ
ｌＡｓ／ＩｎＧａＡｓ歪超格子を用いたが、他のＩｎＡ
ｓＰ／ＩｎＰ、ＩｎＧａＰ／ＩｎＰなどの歪超格子を用
いてもよく、またはＩｎＧａＡｓやＩＶ族Ｓｉなどの単
一歪層、さらにＩｎＰからＧａＡｓまで組成を変化させ
た傾斜組成層などでもよい。ＧａＡｓ熱歪緩和層はＩｎ
Ｐ基板側に設けたが、Ｓｉ基板側に設けても良く、さら
に第二のＩｎＰコンタクト層８などを省いて歪超格子転
位ブロック層６１の表面を接合面としても良い。
ｌＡｓ／ＩｎＧａＡｓ歪超格子を用いたが、他のＩｎＡ
ｓＰ／ＩｎＰ、ＩｎＧａＰ／ＩｎＰなどの歪超格子を用
いてもよく、またはＩｎＧａＡｓやＩＶ族Ｓｉなどの単
一歪層、さらにＩｎＰからＧａＡｓまで組成を変化させ
た傾斜組成層などでもよい。ＧａＡｓ熱歪緩和層はＩｎ
Ｐ基板側に設けたが、Ｓｉ基板側に設けても良く、さら
に第二のＩｎＰコンタクト層８などを省いて歪超格子転
位ブロック層６１の表面を接合面としても良い。
【００６０】以上実施例３、また６においてＧａＡｓ熱
歪緩和層をＩｎＰ基板側に設けた場合、接合面の少なく
とも一方を半導体以外の例えばＳｉＯ2 など絶縁体にし
ても基本的に問題ない。絶縁体の場合、単なる熱処理で
は接合温度は高くなるが、高電圧をかければより低温で
接合することもできる。また第一のＩｎＰコンタクト層
４を省いてＳｉ基板１と直に接合すれば、Ｓｉ基板上へ
のヘテロエピタキシャル成長過程を省けるため効率的で
ある。
歪緩和層をＩｎＰ基板側に設けた場合、接合面の少なく
とも一方を半導体以外の例えばＳｉＯ2 など絶縁体にし
ても基本的に問題ない。絶縁体の場合、単なる熱処理で
は接合温度は高くなるが、高電圧をかければより低温で
接合することもできる。また第一のＩｎＰコンタクト層
４を省いてＳｉ基板１と直に接合すれば、Ｓｉ基板上へ
のヘテロエピタキシャル成長過程を省けるため効率的で
ある。
【００６１】また実施例１、２、また実施例６でＧａＡ
ｓ熱歪緩和層をＳｉ基板側に設けた場合においても、十
分に薄く熱膨張係数差が無視できるならば接合面に絶縁
体を用いてもよく、この場合の薄い絶縁体層には実は実
施例５で説明した転位ブロック層として働きも期待でき
る。
ｓ熱歪緩和層をＳｉ基板側に設けた場合においても、十
分に薄く熱膨張係数差が無視できるならば接合面に絶縁
体を用いてもよく、この場合の薄い絶縁体層には実は実
施例５で説明した転位ブロック層として働きも期待でき
る。
【００６２】以上の６つの実施例では成長法としてガス
ソースＭＢＥ法を用いたが、他の例えばＭＯＣＶＤ法や
ハロゲン輸送法などを用いても良い。
ソースＭＢＥ法を用いたが、他の例えばＭＯＣＶＤ法や
ハロゲン輸送法などを用いても良い。
【００６３】６つの実施例では接合面にＩｎＰコンタク
ト層を専ら用いたが、Ｉｎ系化合物半導体、中でもＩｎ
Ｐが最も低温でマイグレーションによる質量移動が起
き、接合界面の多少の隙間はこれが埋めるため、より低
温での接合が可能であるためである。従って接合温度が
高くても良ければ他の材料を用いても良く、実施例でＩ
ｎＰコンタクト層を省いても良い。
ト層を専ら用いたが、Ｉｎ系化合物半導体、中でもＩｎ
Ｐが最も低温でマイグレーションによる質量移動が起
き、接合界面の多少の隙間はこれが埋めるため、より低
温での接合が可能であるためである。従って接合温度が
高くても良ければ他の材料を用いても良く、実施例でＩ
ｎＰコンタクト層を省いても良い。
【００６４】また６つの実施例ではＩｎＰデバイス層の
支持基板としてＩｎＰ格子整合基板を用いたが、他の格
子整合しない半導体基板やあるいは絶縁体を用いてもよ
い。ただしＩｎＰデバイス層をエピタキシャル成長法や
接合法でこれら支持基板上に形成する際は、格子不整合
あるいは熱歪による結晶品質の劣化は避ける必要があ
る。
支持基板としてＩｎＰ格子整合基板を用いたが、他の格
子整合しない半導体基板やあるいは絶縁体を用いてもよ
い。ただしＩｎＰデバイス層をエピタキシャル成長法や
接合法でこれら支持基板上に形成する際は、格子不整合
あるいは熱歪による結晶品質の劣化は避ける必要があ
る。
【００６５】また６つの実施例ではＳｉ基板上へＩｎＰ
デバイス層を形成する場合を例に説明したが、他のＩｎ
Ａｓ、ＩｎＳｂ、またＧａＳｂやこれらの混晶層などを
形成する場合、また複数種類からなる多層構造を形成す
る場合にも広く本発明を適用することができる。また実
施例のようにＩｎＰ基板上に形成したデバイス層を接合
でＳｉ基板上に転写するのではなく、接合でＳｉ基板上
に形成した高品質層上に後からデバイス層をエピタキシ
ャル成長しても良く、さらに両方を組合わせても良い。
半導体熱歪緩和層としては上記デバイス層よりも剛性率
が大きくなればよく、他の例えばＡｌＰ層やＡｌＡｓ層
の場合、またこれにＧｅ層、ＧａＰ層、ＧａＡｓ層を加
えた中から選択して構成された混晶層または超格子層、
さらにはこれらの多層構造などを用いても良い。
デバイス層を形成する場合を例に説明したが、他のＩｎ
Ａｓ、ＩｎＳｂ、またＧａＳｂやこれらの混晶層などを
形成する場合、また複数種類からなる多層構造を形成す
る場合にも広く本発明を適用することができる。また実
施例のようにＩｎＰ基板上に形成したデバイス層を接合
でＳｉ基板上に転写するのではなく、接合でＳｉ基板上
に形成した高品質層上に後からデバイス層をエピタキシ
ャル成長しても良く、さらに両方を組合わせても良い。
半導体熱歪緩和層としては上記デバイス層よりも剛性率
が大きくなればよく、他の例えばＡｌＰ層やＡｌＡｓ層
の場合、またこれにＧｅ層、ＧａＰ層、ＧａＡｓ層を加
えた中から選択して構成された混晶層または超格子層、
さらにはこれらの多層構造などを用いても良い。
【００６６】
【発明の効果】以上のように本発明によればＳｉ基板上
に高品質なＩＩＩ−Ｖ族化合物半導体単結晶層を直接接
合して形成するＳｉ基板上化合物半導体積層構造の製造
方法を実現でき、発明の効果が示された。
に高品質なＩＩＩ−Ｖ族化合物半導体単結晶層を直接接
合して形成するＳｉ基板上化合物半導体積層構造の製造
方法を実現でき、発明の効果が示された。
【図１】本発明の実施例の工程を示す断面図である。
【図２】本発明の実施例の工程を示す断面図である。
【図３】本発明の実施例の工程を示す断面図である。
【図４】本発明の実施例の工程を示す断面図である。
【図５】本発明の実施例の工程を示す断面図である。
【図６】本発明の実施例の工程を示す断面図である。
１ Ｓｉ（１００）基板 ２ ＧａＰ熱歪緩和層 ３ ＧａＡｓ熱歪緩和層 ４ 第一のＩｎＰコンタクト層 ５ ＩｎＰ（１００）基板 ６ ＩｎＧａＡｓスペーサ層 ７ ＩｎＰデバイス層 ８ 第二のＩｎＰコンタクト層 ２１ Ｓｉ／Ｇｅ超格子熱歪緩和層 ２２ Ｇｅ熱歪緩和層 ２３ ＩｎＰコンタクト層 ４１ Ｓｉ（１００）２°ｏｆｆ基板 ５１ ＳｉＯ2 転位ブロック層 ６１ ＩｎＡｌＡｓ／ＩｎＧａＡｓ歪超格子転位ブロッ
ク層 ６２ ＩｎＰ中間層
ク層 ６２ ＩｎＰ中間層
Claims (14)
- 【請求項１】支持基板上にＩＩＩ−Ｖ族化合物半導体デ
バイス層を少なくとも挟んで形成した第一の基板面と、
Ｓｉ基板上に前記ＩＩＩ−Ｖ族化合物半導体デバイス層
より大きな剛性率を有する単層あるいは多層構造からな
る半導体熱歪緩和層を少なくとも挟んで形成した第二の
基板面とを、４５０℃以上の高温で圧着する工程を少な
くとも有することを特徴とするＳｉ基板上化合物半導体
積層構造の製造方法。 - 【請求項２】支持基板上に少なくともＩＩＩ−Ｖ族化合
物半導体デバイス層を挟み、さらにその上に前記ＩＩＩ
−Ｖ族化合物半導体デバイス層より大きな剛性率を有す
る単層あるいは多層構造からなる半導体熱歪緩和層を少
なくとも挟んで形成した第一の基板面と、Ｓｉ基板上に
形成した第二の基板面とを、４５０℃以上の高温で圧着
する工程を少なくとも有することを特徴とするＳｉ基板
上化合物半導体積層構造の製造方法。 - 【請求項３】支持基板上にＩＩＩ−Ｖ族化合物半導体デ
バイス層を少なくとも挟んで形成した第一の基板面と、
Ｓｉ基板上に形成した第二の基板面とを４５０℃以上の
高温で圧着する工程を少なくとも有し、かつ圧着後の界
面に格子歪または欠陥などによる原子配列の乱れが生じ
るように施したことを特徴とするＳｉ基板上化合物半導
体積層構造の製造方法。 - 【請求項４】請求項３に記載のＳｉ基板上化合物半導体
積層構造の製造方法において、第一の基板面に対して第
二の基板面の面方位または面内格子定数が異なってい
る、あるいは結晶軸が傾斜または回転方向にずれている
ことを特徴とするＳｉ基板上化合物半導体積層構造の製
造方法。 - 【請求項５】支持基板上にＩＩＩ−Ｖ族化合物半導体デ
バイス層を少なくとも挟んで形成した第一の基板面およ
びＳｉ基板上に形成した第二の基板面の両方あるいは一
方の表面に絶縁膜転移ブロック層を形成する工程と、前
記絶縁膜転移ブロック層を介して前記第一の基板面およ
び第二の基板面を４５０℃以上の高温で圧着する工程と
を少なくとも有することを特徴とするＳｉ基板上化合物
半導体積層構造の製造方法。 - 【請求項６】請求項３又は請求項４又は請求項５に記載
のＳｉ基板上化合物半導体積層構造の製造方法におい
て、Ｓｉ基板上にＩＩＩ−Ｖ族化合物半導体デバイス層
より大きな剛性率を有する単層あるいは多層構造からな
る半導体熱歪緩和層を少なくとも挟んで第二の基板面を
形成することを特徴とするＳｉ基板上化合物半導体積層
構造の製造方法。 - 【請求項７】支持基板上にＩＩＩ−Ｖ族化合物半導体デ
バイス層を少なくとも挟み、さらにその上に単層あるい
は多層構造からなる半導体転位ブロック層を少なくとも
挟んで形成した第一の基板面と、Ｓｉ基板上に形成した
第二の基板面とを、４５０℃以上の高温で圧着する工程
を少なくとも有することを特徴とするＳｉ基板上化合物
半導体積層構造の製造方法。 - 【請求項８】請求項７に記載のＳｉ基板上化合物半導体
積層構造の製造方法において、半導体転位ブロック層が
ＩＶ族あるいはＩＩＩ−Ｖ族半導体からなる歪層または
歪超格子層、あるいは格子歪緩和層、さらにはこれらの
多層構造であることを特徴とするＳｉ基板上化合物半導
体積層構造の製造方法。 - 【請求項９】請求項７又は請求項８に記載のＳｉ基板上
化合物半導体積層構造の製造方法において、ＩＩＩ−Ｖ
族化合物半導体デバイス層より大きな剛性率を有する単
層あるいは多層構造からなる半導体熱歪緩和層を、半導
体転位ブロック層と第一の基板面の間か、あるいはＳｉ
基板と第二の基板面の間の少なくとも一方に形成するこ
とを特徴とするＳｉ基板上化合物半導体積層構造の製造
方法。 - 【請求項１０】請求項１又は請求項２又は請求項７又は
請求項８又は請求項９に記載のＳｉ基板上化合物半導体
積層構造の製造方法において、第一または第二の基板面
が半導体あるいは絶縁体の何れかであることを特徴とす
るＳｉ基板上化合物半導体積層構造の製造方法。 - 【請求項１１】請求項１又は請求項２又は請求項６又は
請求項９に記載のＳｉ基板上化合物半導体積層構造の製
造方法において、半導体熱歪緩和層がＩＶ族Ｇｅ、ＩＩ
Ｉ族ＧａまたはＡｌのいずれか少なくとも１種を構成元
素として含むことを特徴とするＳｉ基板上化合物半導体
積層構造の製造方法。 - 【請求項１２】請求項１１に記載のＳｉ基板上化合物半
導体積層構造の製造方法において、半導体熱歪緩和層が
Ｇｅ層、Ｓｉx Ｇｅ1-x 混晶層またはＳｉ／Ｇｅ超格子
層、あるいはＡｌＰ層、ＧａＰ層、ＡｌＡｓ層、ＧａＡ
ｓ層、これらから選択して構成された混晶層または超格
子層、さらにはこれらの多層構造の何れかを少なくとも
含むことを特徴とするＳｉ基板上化合物半導体積層構造
の製造方法。 - 【請求項１３】請求項１又は請求項２又は請求項３又は
請求項４又は請求項５又は請求項６又は請求項７又は請
求項８又は請求項９又は請求項１０又は請求項１１又は
請求項１２に記載のＳｉ基板上化合物半導体積層構造の
製造方法において、支持基板が半導体あるいは絶縁体の
何れかであることを特徴とするＳｉ基板上化合物半導体
積層構造の製造方法。 - 【請求項１４】請求項１又は請求項２又は請求項３又は
請求項４又は請求項５又は請求項６又は請求項７又は請
求項８又は請求項９又は請求項１０又は請求項１１又は
請求項１２又は請求項１３に記載のＳｉ基板上化合物半
導体積層構造の製造方法において、ＩＩＩ−Ｖ族化合物
半導体デバイス層がＩＩＩ族ＩｎまたはＶ族Ｓｂのいず
れか少なくとも１種を構成元素として含むことを特徴と
するＳｉ基板上化合物半導体積層構造の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6303707A JP2669368B2 (ja) | 1994-03-16 | 1994-12-07 | Ｓｉ基板上化合物半導体積層構造の製造方法 |
| US08/405,104 US5728623A (en) | 1994-03-16 | 1995-03-16 | Method of bonding a III-V group compound semiconductor layer on a silicon substrate |
| US08/990,593 US6030884A (en) | 1994-03-16 | 1997-12-15 | Method of bonding a III-V group compound semiconductor layer on a silicon substrate |
| US09/487,571 US6191006B1 (en) | 1994-03-16 | 2000-01-19 | Method of bonding a III-V group compound semiconductor layer on a silicon substrate |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6-45828 | 1994-03-16 | ||
| JP4582894 | 1994-03-16 | ||
| JP6303707A JP2669368B2 (ja) | 1994-03-16 | 1994-12-07 | Ｓｉ基板上化合物半導体積層構造の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07307259A true JPH07307259A (ja) | 1995-11-21 |
| JP2669368B2 JP2669368B2 (ja) | 1997-10-27 |
Family
ID=26385915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6303707A Expired - Fee Related JP2669368B2 (ja) | 1994-03-16 | 1994-12-07 | Ｓｉ基板上化合物半導体積層構造の製造方法 |
Country Status (2)
| Country | Link |
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| US (3) | US5728623A (ja) |
| JP (1) | JP2669368B2 (ja) |
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| GB2422489A (en) * | 2003-10-27 | 2006-07-26 | Sumitomo Chemical Co | Method for manufacturing compound semiconductor substrate |
| GB2422489B (en) * | 2003-10-27 | 2007-03-14 | Sumitomo Chemical Co | Method for manufacturing compound semiconductor substrate |
| JP2014201464A (ja) * | 2013-04-02 | 2014-10-27 | 日本電信電話株式会社 | シリコン基板上のＩｎＧａＳｂ薄膜の作製方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6030884A (en) | 2000-02-29 |
| US5728623A (en) | 1998-03-17 |
| US6191006B1 (en) | 2001-02-20 |
| JP2669368B2 (ja) | 1997-10-27 |
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