JPH0770477B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0770477B2 JPH0770477B2 JP60022938A JP2293885A JPH0770477B2 JP H0770477 B2 JPH0770477 B2 JP H0770477B2 JP 60022938 A JP60022938 A JP 60022938A JP 2293885 A JP2293885 A JP 2293885A JP H0770477 B2 JPH0770477 B2 JP H0770477B2
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/185—Joining of semiconductor bodies for junction formation
- H01L21/187—Joining of semiconductor bodies for junction formation by direct bonding
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、IV族半導体と化合物半導体を組合わせた半導
体装置の製造方法に関する。
体装置の製造方法に関する。
各種半導体素子に使われる単一元素半導体としてはIV族
のSi,Geが一般的である。この他、III−Ｖ族あるいはII
−VI族化合物半導体が、Siとは異なるバンド構造や高い
電子移動度を持っているために各種の高速素子や光−電
気変換素子として応用されている。
のSi,Geが一般的である。この他、III−Ｖ族あるいはII
−VI族化合物半導体が、Siとは異なるバンド構造や高い
電子移動度を持っているために各種の高速素子や光−電
気変換素子として応用されている。
化合物半導体素子を製造する場合、基板上に化合物半導
体層をエピタキシャル成長させることが従来より行われ
ている。その際、基板としては、格子定数の整合を考え
てやはり化合物半導体を用いることが多い。しかしなが
ら、化合物半導体基板は一般に高価であり、また大面積
のものを得るのは現状では難しい。
体層をエピタキシャル成長させることが従来より行われ
ている。その際、基板としては、格子定数の整合を考え
てやはり化合物半導体を用いることが多い。しかしなが
ら、化合物半導体基板は一般に高価であり、また大面積
のものを得るのは現状では難しい。
一方、Siはその工業的製造プロセスがほぼ完成してお
り、大面積の良質な基板を安価に入手することができ
る。このため、Si基板上に化合物半導体層をエピタキシ
ャル成長させる試みが各所で行われている。しかしこの
場合、格子定数の不整合が基本的な障害となって良好な
エピタキシャル・ウェーハは得られていない。現在まで
のところ、Si基板にヘテロ接合を構成するエピタキシャ
ル層を形成することができるのは、GeSiやGePなどの材
料の限られているが、これらの組合わせの場合にも大面
積の良質のエピタキシャル・ウェーハを得ることは難し
い。
り、大面積の良質な基板を安価に入手することができ
る。このため、Si基板上に化合物半導体層をエピタキシ
ャル成長させる試みが各所で行われている。しかしこの
場合、格子定数の不整合が基本的な障害となって良好な
エピタキシャル・ウェーハは得られていない。現在まで
のところ、Si基板にヘテロ接合を構成するエピタキシャ
ル層を形成することができるのは、GeSiやGePなどの材
料の限られているが、これらの組合わせの場合にも大面
積の良質のエピタキシャル・ウェーハを得ることは難し
い。
Si基板と化合物半導体基板とを重ねて、いずれか一方の
融点まで加熱して両者を接着する，いわゆる融着を行え
ば、機械的に一体化したウェーハを得ることができる。
しかし融点まで加熱すると、基板内には多数の欠陥が発
生する。特に融着界面には無数の欠陥が発生し、電気的
に良好な接合特性を得ることは期待できない。
融点まで加熱して両者を接着する，いわゆる融着を行え
ば、機械的に一体化したウェーハを得ることができる。
しかし融点まで加熱すると、基板内には多数の欠陥が発
生する。特に融着界面には無数の欠陥が発生し、電気的
に良好な接合特性を得ることは期待できない。
本発明は、Si等のIV族半導体と化合物半導体との接合ウ
ェーハを、格子定数の制約を受けることなく、良好な接
合特性を以て実現するようにした半導体装置の製造方法
を提供することを目的とする。
ェーハを、格子定数の制約を受けることなく、良好な接
合特性を以て実現するようにした半導体装置の製造方法
を提供することを目的とする。
本発明は、鏡面研磨されたIV族半導体基板と、同じく鏡
面研磨された化合物半導体基板とを、実質的に異物の介
在しない清浄な雰囲気下で研磨面同士を密着させ、200
℃以上の温度で熱処理を行うことにより、機械的にも電
気的にも良好な接合特性を示す素子ウェーハを形成する
ことを特徴とする。
面研磨された化合物半導体基板とを、実質的に異物の介
在しない清浄な雰囲気下で研磨面同士を密着させ、200
℃以上の温度で熱処理を行うことにより、機械的にも電
気的にも良好な接合特性を示す素子ウェーハを形成する
ことを特徴とする。
本発明において、IV族半導体基板と化合物半導体基板が
接着する機構は未だ不明であるが、両半導体基板の表面
にある自然酸化膜や吸着水が大きい役割を果たしている
と思われる。即ち鏡面同士を接触させると、自然酸化膜
上の水酸基や吸着水の水素結合力で密着する。これを熱
処理すると脱水縮合が起り、酸素原子を介して、若しく
は基板の構成原子同士が結合して一体化する。
接着する機構は未だ不明であるが、両半導体基板の表面
にある自然酸化膜や吸着水が大きい役割を果たしている
と思われる。即ち鏡面同士を接触させると、自然酸化膜
上の水酸基や吸着水の水素結合力で密着する。これを熱
処理すると脱水縮合が起り、酸素原子を介して、若しく
は基板の構成原子同士が結合して一体化する。
本発明において異種半導体基板同士を直接接着させるに
は、まず各半導体基板の接着すべき面が鏡面研磨面であ
ることが重要である。この鏡面研磨面は通常の半導体工
業プロセスで一般的に行われている方法で形成すればよ
く、表面粗さ500Å程度以下であればよい。次に接着す
べき半導体基板面には、付着している異物を除去し、互
いに接触させただけで接着するような表面状態を得るた
めの前処理を行う。この前処理は、Si基板の場合例え
ば、SHボイル，王水ボイルにより脱脂した後、HF液に浸
して酸化膜を除去し、数分の水洗をしてスピンナ乾燥を
行う。この最後の水洗で接着に必要な自然酸化膜が再形
成される。乾燥はスピンナ乾燥がよい。例えば100℃以
上に加熱して乾燥すると、吸着水の殆どが揮散して接着
しにくくなるため、このような乾燥は避けることが望ま
しい。化合物半導体基板の前処理は、基板の種類によっ
て異なる。化合物半導体基板は一般に酸に弱いものが多
く、この場合にはSHや王水の代わりに有機溶剤でボイル
して脱脂処理する。その後Si基板の場合と同様に酸化膜
エッチングを行ない、水洗した後スピンナ乾燥する。こ
のような前処理を経た基板の研磨面同士を接着させるに
は、異物が入らないように例えば、クラス１以下の清浄
な雰囲気下で密着させる。そして密着させた基板を例え
ば電気炉中で加熱する。このときの雰囲気は、化合物半
導体基板が酸化され易いため、不活性ガスや還元性ガス
が適当である。熱処理の温度は、200℃未満では強固な
接着強度が得られない。またいずれかの半導体基板の融
点まで加熱することは、融着と同じになり、接着面の電
気的特性が損われるので避けなければならない。またこ
の熱処理では、二つの半導体基板の熱膨脹率に差がある
ため、昇温時，降温時にストレスがかかり基板の破損や
欠陥の発生が生じるおそれがある。このため、熱処理温
度は500℃以下が望ましい。またSi基板と接着する化合
物半導体基板は熱膨脹率が３〜７×10-6/degの範囲にあ
ることが望ましい。
は、まず各半導体基板の接着すべき面が鏡面研磨面であ
ることが重要である。この鏡面研磨面は通常の半導体工
業プロセスで一般的に行われている方法で形成すればよ
く、表面粗さ500Å程度以下であればよい。次に接着す
べき半導体基板面には、付着している異物を除去し、互
いに接触させただけで接着するような表面状態を得るた
めの前処理を行う。この前処理は、Si基板の場合例え
ば、SHボイル，王水ボイルにより脱脂した後、HF液に浸
して酸化膜を除去し、数分の水洗をしてスピンナ乾燥を
行う。この最後の水洗で接着に必要な自然酸化膜が再形
成される。乾燥はスピンナ乾燥がよい。例えば100℃以
上に加熱して乾燥すると、吸着水の殆どが揮散して接着
しにくくなるため、このような乾燥は避けることが望ま
しい。化合物半導体基板の前処理は、基板の種類によっ
て異なる。化合物半導体基板は一般に酸に弱いものが多
く、この場合にはSHや王水の代わりに有機溶剤でボイル
して脱脂処理する。その後Si基板の場合と同様に酸化膜
エッチングを行ない、水洗した後スピンナ乾燥する。こ
のような前処理を経た基板の研磨面同士を接着させるに
は、異物が入らないように例えば、クラス１以下の清浄
な雰囲気下で密着させる。そして密着させた基板を例え
ば電気炉中で加熱する。このときの雰囲気は、化合物半
導体基板が酸化され易いため、不活性ガスや還元性ガス
が適当である。熱処理の温度は、200℃未満では強固な
接着強度が得られない。またいずれかの半導体基板の融
点まで加熱することは、融着と同じになり、接着面の電
気的特性が損われるので避けなければならない。またこ
の熱処理では、二つの半導体基板の熱膨脹率に差がある
ため、昇温時，降温時にストレスがかかり基板の破損や
欠陥の発生が生じるおそれがある。このため、熱処理温
度は500℃以下が望ましい。またSi基板と接着する化合
物半導体基板は熱膨脹率が３〜７×10-6/degの範囲にあ
ることが望ましい。
本発明によれば、SiまたはGe基板と化合物半導体基板と
が機械的にも電気的にも一体化された素子ウェーハが簡
単に得られる。この素子ウェーハは一方がSiまたはGe基
板であるため、良質で大面積のものを安価に入手するこ
とができるという利点を有する。またSi基板は、例えば
拡散やPEPなどのプロセスが確立されており、この素子
ウェーハを用いて各種のデバイスを容易に製造すること
ができる。
が機械的にも電気的にも一体化された素子ウェーハが簡
単に得られる。この素子ウェーハは一方がSiまたはGe基
板であるため、良質で大面積のものを安価に入手するこ
とができるという利点を有する。またSi基板は、例えば
拡散やPEPなどのプロセスが確立されており、この素子
ウェーハを用いて各種のデバイスを容易に製造すること
ができる。
また本発明によれば、エピタキシャル法の場合のように
格子定数の制約を受けることがなく、各種化合物半導体
ウェーハを得ることができる。しかも融着法と異なり、
得られた素子ウェーハの接合部の電気的性質が良好であ
り、このヘテロ接合を利用して種々の素子を製造するこ
とが可能である。
格子定数の制約を受けることがなく、各種化合物半導体
ウェーハを得ることができる。しかも融着法と異なり、
得られた素子ウェーハの接合部の電気的性質が良好であ
り、このヘテロ接合を利用して種々の素子を製造するこ
とが可能である。
第１図（ａ）〜（ｃ）は第１の実施例によるダイオード
の製造工程を示す。
の製造工程を示す。
第１図（ａ）に示すように、それぞれ鏡面研磨されたｎ
型Si基板11とｐ型GeAs基板12を用意した。Si基板11は、
不純物濃度1016/cm3の（111）面２インチ・ウェーハで
あり、これをトリクレン中で煮沸した後エタノール置換
して水洗し、更にH2O2/H2SO4＝1/3の液中で30分煮沸し
て水洗し、HF/H2O＝1/4の液に１分浸し、水洗してスピ
ンナで乾燥させた。GaAs基板12は不純物濃度1018/cm3の
（111）面ｐ型ウェーハであり、これはトリクレン洗
浄，次いで濃塩酸中で２分間煮沸し、水洗後スピンナ乾
燥した。これらの基板を第１図（ｂ）に示すように、ク
ラス１以下の清浄な雰囲気下で研磨面同士を接触させ接
着した。各基板の最後の水洗から接着までに要した時間
は５分以内であった。この接着基板に、水素ガス中で55
0℃,1時間の熱処理を行ない、強固に接着したダイオー
ド・ウェーハを得た。得られたダイオード・ウェーハ
に、Si側にAuSb合金,GaAs側にAuZn合金をそれぞれ蒸着
し、水素雰囲気下で500℃,1時間の熱処理をして第１図
（ｃ）に示すように、電極13,14を形成した。
型Si基板11とｐ型GeAs基板12を用意した。Si基板11は、
不純物濃度1016/cm3の（111）面２インチ・ウェーハで
あり、これをトリクレン中で煮沸した後エタノール置換
して水洗し、更にH2O2/H2SO4＝1/3の液中で30分煮沸し
て水洗し、HF/H2O＝1/4の液に１分浸し、水洗してスピ
ンナで乾燥させた。GaAs基板12は不純物濃度1018/cm3の
（111）面ｐ型ウェーハであり、これはトリクレン洗
浄，次いで濃塩酸中で２分間煮沸し、水洗後スピンナ乾
燥した。これらの基板を第１図（ｂ）に示すように、ク
ラス１以下の清浄な雰囲気下で研磨面同士を接触させ接
着した。各基板の最後の水洗から接着までに要した時間
は５分以内であった。この接着基板に、水素ガス中で55
0℃,1時間の熱処理を行ない、強固に接着したダイオー
ド・ウェーハを得た。得られたダイオード・ウェーハ
に、Si側にAuSb合金,GaAs側にAuZn合金をそれぞれ蒸着
し、水素雰囲気下で500℃,1時間の熱処理をして第１図
（ｃ）に示すように、電極13,14を形成した。
こうして得られたダイオード・ウェーハを3mm口のチッ
プに分割し、カーブトレーサでＶ−Ｉ特性を測定した。
いずれのダイオードも良好なダイオード特性を示した。
順方向電圧−電流特性は、Ge基板上にGaAsをエピタキシ
ャル成長させたものと同様な傾向を示し、ヘテロ接合界
面を通して少数キャリアの注入が起こっていることが確
認された。
プに分割し、カーブトレーサでＶ−Ｉ特性を測定した。
いずれのダイオードも良好なダイオード特性を示した。
順方向電圧−電流特性は、Ge基板上にGaAsをエピタキシ
ャル成長させたものと同様な傾向を示し、ヘテロ接合界
面を通して少数キャリアの注入が起こっていることが確
認された。
第２図（ａ）〜（ｃ）は本発明をゲートターンオフサイ
リスタ（GTO）に適用した第２の実施例の製造工程を示
す。
リスタ（GTO）に適用した第２の実施例の製造工程を示
す。
第２図（ａ）に示すように、鏡面研磨されたｎ型Si基板
21の両面にｐ型層22,23を形成したものと、同じく鏡面
研磨されたｎ型GaP基板24を用意した。Si基板21のｐ型
層22,23は例えば、表面濃度１×1019/cm3になるように
ボロン，ガリウムなどを拡散して形成する。この様な基
板に、Si基板については先の実施例のSi基板と同様に、
またGaP基板については先の実施例のGaAs基板と同様に
清浄化処理を施した後、これらの研磨面同士をやはり先
の実施例と同様の条件で接着して、第２図（ｂ）に示す
ようにpnpnウェーハを形成する。そして第２図（ｃ）に
示すように、GaAs基板24側をメサエッチングし、更に露
出したSiのｐ型層22をケミカル・ドライエッチング等に
より数μｍエッチングし、カソード電極25,ゲート電極2
6及びアノード電極27を形成して、GTOを完成した。カソ
ード電極25は例えばAuGeであり、ゲート電極26及びアノ
ード電極27はＶ−Ni−Auである。
21の両面にｐ型層22,23を形成したものと、同じく鏡面
研磨されたｎ型GaP基板24を用意した。Si基板21のｐ型
層22,23は例えば、表面濃度１×1019/cm3になるように
ボロン，ガリウムなどを拡散して形成する。この様な基
板に、Si基板については先の実施例のSi基板と同様に、
またGaP基板については先の実施例のGaAs基板と同様に
清浄化処理を施した後、これらの研磨面同士をやはり先
の実施例と同様の条件で接着して、第２図（ｂ）に示す
ようにpnpnウェーハを形成する。そして第２図（ｃ）に
示すように、GaAs基板24側をメサエッチングし、更に露
出したSiのｐ型層22をケミカル・ドライエッチング等に
より数μｍエッチングし、カソード電極25,ゲート電極2
6及びアノード電極27を形成して、GTOを完成した。カソ
ード電極25は例えばAuGeであり、ゲート電極26及びアノ
ード電極27はＶ−Ni−Auである。
この実施例によるGTOは、カソード・エミッタ接合がヘ
テロ接合となっている。GTOではターンオフ電流を大き
くするため、ｐベース層の不純物濃度を高くしてｐベー
ス抵抗RPBを低くする必要がある。しかし従来のホモ接
合では、ｐベース層の濃度を高くするとカソード・エミ
ッタからの注入効率が急激に低下し、オン電圧，ラッチ
ング電流などの特性が悪くなるといった不都合があっ
た。このためターンオフ電流を大きくすることには限界
があった。これに対してこの実施例によれば、ｐベース
層の濃度を高くしてもカソード・エミッタからの注入効
率は低下しないから、オン電圧，ラッチング電流等の特
性を犠牲にすることなくターンオフ電流の大きいGTOを
得ることができる。
テロ接合となっている。GTOではターンオフ電流を大き
くするため、ｐベース層の不純物濃度を高くしてｐベー
ス抵抗RPBを低くする必要がある。しかし従来のホモ接
合では、ｐベース層の濃度を高くするとカソード・エミ
ッタからの注入効率が急激に低下し、オン電圧，ラッチ
ング電流などの特性が悪くなるといった不都合があっ
た。このためターンオフ電流を大きくすることには限界
があった。これに対してこの実施例によれば、ｐベース
層の濃度を高くしてもカソード・エミッタからの注入効
率は低下しないから、オン電圧，ラッチング電流等の特
性を犠牲にすることなくターンオフ電流の大きいGTOを
得ることができる。
第３図（ａ）〜（ｃ）は本発明をバイポーラトランジス
タに適用した第３の実施例の製造工程を示す。
タに適用した第３の実施例の製造工程を示す。
第３図（ａ）に示すように、鏡面研磨されたSi基板31の
研磨面にｐ型層32,他方の面にn+型層33を形成したもの
と、同様に鏡面研磨されたｎ型GaP基板34を用意した。
これら各基板に先の実施例と同様の前処理を行ない、研
磨面同士を直接接着して第３図（ｂ）に示すようなnpn
ウェーハを得た。そして先の実施例と同様、第３図
（ｃ）に示すように、GaP基板34側をメサエッチング
し、エミッタ電極35,ベース電極36及びコレクタ電極37
を形成してnpnトランジスタを構成した。
研磨面にｐ型層32,他方の面にn+型層33を形成したもの
と、同様に鏡面研磨されたｎ型GaP基板34を用意した。
これら各基板に先の実施例と同様の前処理を行ない、研
磨面同士を直接接着して第３図（ｂ）に示すようなnpn
ウェーハを得た。そして先の実施例と同様、第３図
（ｃ）に示すように、GaP基板34側をメサエッチング
し、エミッタ電極35,ベース電極36及びコレクタ電極37
を形成してnpnトランジスタを構成した。
この実施例によるトランジスタは、エミッタ接合がヘテ
ロ接合となっている。トランジスタでは、オフ時の安全
動作領域はベース層の抵抗を小さくとる程大きくとれ
る。この実施例によるトランジスタは、エミッタ注入効
率を低下させることなくベース抵抗を小さくすることが
できるので、安全動作領域を大きくすることができる。
ロ接合となっている。トランジスタでは、オフ時の安全
動作領域はベース層の抵抗を小さくとる程大きくとれ
る。この実施例によるトランジスタは、エミッタ注入効
率を低下させることなくベース抵抗を小さくすることが
できるので、安全動作領域を大きくすることができる。
以上の実施例は、Siと化合物半導体との直接接着による
ヘテロ接合を素子接合として積極的に利用するものであ
った。本発明はこれらの実施例に限られるものではな
く、例えばSi基板を化合物半導体基板の補強用として接
着する場合も含まれる。GaAsやInPなどのIII−Ｖ族化合
物半導体の多くは閃亜鉛鉱型であり、（110），（１
０）面に強いへき開性があり、これらの半導体基板を用
いた素子製造工程ではそのへき開性のためウェーハが割
れ易いという問題があった。これに対して本発明の方法
により、SiまたはGe基板を化合物半導体基板に接着して
補強することが有効になる。
ヘテロ接合を素子接合として積極的に利用するものであ
った。本発明はこれらの実施例に限られるものではな
く、例えばSi基板を化合物半導体基板の補強用として接
着する場合も含まれる。GaAsやInPなどのIII−Ｖ族化合
物半導体の多くは閃亜鉛鉱型であり、（110），（１
０）面に強いへき開性があり、これらの半導体基板を用
いた素子製造工程ではそのへき開性のためウェーハが割
れ易いという問題があった。これに対して本発明の方法
により、SiまたはGe基板を化合物半導体基板に接着して
補強することが有効になる。
第４図はその様な実施例の一つを示す。図中、41は補強
用としてのSi基板であり、42がGaAs基板である。これら
の基板41,42は先の実施例と同様に鏡面研磨され、研磨
面が清浄化処理されて直接接着される。
用としてのSi基板であり、42がGaAs基板である。これら
の基板41,42は先の実施例と同様に鏡面研磨され、研磨
面が清浄化処理されて直接接着される。
Siの結晶構造は所謂ダイヤモンド型であり、へき開性が
GaAs等に比べて格段に小さい。したがってこの実施例に
よれば、GaAsのへき開性が補われ、衝撃等に対して強い
GaAsウェーハを得ることができる。
GaAs等に比べて格段に小さい。したがってこの実施例に
よれば、GaAsのへき開性が補われ、衝撃等に対して強い
GaAsウェーハを得ることができる。
第５図は第４図の変形例であり、補強用のSi基板51の接
着面に予め素子分離を容易にするための溝52を形成して
おき、これとGaAs基板53とを接着して一体化したもので
ある。素子分離用溝52は例えばＶ字状に形成し、所望の
応力を集中させることができるように深さ，幅等を設定
する。このような素子ウェーハを用いて素子を形成し、
最終的に素子分離をおこなうには例えばローラーを用い
て所定の曲げ歪みをウェーハに与えればよい。これによ
り、従来のようなウェーハのスクライブ，ダイシング等
を用いず素子分離が可能になる。
着面に予め素子分離を容易にするための溝52を形成して
おき、これとGaAs基板53とを接着して一体化したもので
ある。素子分離用溝52は例えばＶ字状に形成し、所望の
応力を集中させることができるように深さ，幅等を設定
する。このような素子ウェーハを用いて素子を形成し、
最終的に素子分離をおこなうには例えばローラーを用い
て所定の曲げ歪みをウェーハに与えればよい。これによ
り、従来のようなウェーハのスクライブ，ダイシング等
を用いず素子分離が可能になる。
第６図は第５図の変形例であり、Si基板61の第５図とは
反対側の面に素子分離用溝62を形成してGaAs基板63と一
体化したものである。このようにしても第５図の実施例
と同様の効果が得られる。
反対側の面に素子分離用溝62を形成してGaAs基板63と一
体化したものである。このようにしても第５図の実施例
と同様の効果が得られる。
第７図は更に別の実施例であり、補強用のSi基板71の表
面に気相成長法によりGe層72を形成し、熱処理をしてGe
層72を結晶化したものと、GaAs基板73とを直接接着して
一体化している。この実施例によれば、Ge層72の熱膨脹
係数がGaAsとSiの中間値を示すため、GaAs基板73とSi基
板71の熱膨脹係数の差による熱歪みを低減させた補強Ga
As基板を得ることができる。但し、Geの熱伝導率はSiの
それの1/3程度であるので、熱抵抗を考慮してGe層72の
厚みを設定することが必要である。
面に気相成長法によりGe層72を形成し、熱処理をしてGe
層72を結晶化したものと、GaAs基板73とを直接接着して
一体化している。この実施例によれば、Ge層72の熱膨脹
係数がGaAsとSiの中間値を示すため、GaAs基板73とSi基
板71の熱膨脹係数の差による熱歪みを低減させた補強Ga
As基板を得ることができる。但し、Geの熱伝導率はSiの
それの1/3程度であるので、熱抵抗を考慮してGe層72の
厚みを設定することが必要である。
第４図〜第７図の実施例において、例えば補強用基板の
面積を補強される基板に比べて充分大きく選べば、素子
製造プロセスでウェーハの取り扱いが容易になる。すな
わち、素子製造工程では、ウェーハの端部をピンセッ
ト，ホルダー等でおさえることが必要になるが、補強用
基板の面積を大きくしておけば、この補強用基板の部分
を抑えることができる。この結果ウェーハ端部の素子の
破壊や信頼性低下を防止することができる。
面積を補強される基板に比べて充分大きく選べば、素子
製造プロセスでウェーハの取り扱いが容易になる。すな
わち、素子製造工程では、ウェーハの端部をピンセッ
ト，ホルダー等でおさえることが必要になるが、補強用
基板の面積を大きくしておけば、この補強用基板の部分
を抑えることができる。この結果ウェーハ端部の素子の
破壊や信頼性低下を防止することができる。
以上の実施例の他、化合物半導体基板としてInP,ZnSな
ど各種の材料を用い、これとSiまたはGe基板を接着して
一体化した素子ウェーハを得る場合にも本発明を同様に
適用することができる。
ど各種の材料を用い、これとSiまたはGe基板を接着して
一体化した素子ウェーハを得る場合にも本発明を同様に
適用することができる。
その他本発明はその趣旨を逸脱しない範囲で種々変形実
施することが可能である。
施することが可能である。
第１図（ａ）〜（ｃ）は本発明をヘタロ接合ダイオード
に適用した実施例の製造工程を示す図、第２図（ａ）〜
（ｃ）はGTOに適用した実施例の製造工程を示す図、第
３図（ａ）〜（ｃ）はトランジスタに適用した実施例の
製造工程を示す図、第４図〜第７図は補強された素子ウ
ェーハに適用した実施例の素子ウェーハ構造を示す図で
ある。 11……ｎ型Si基板、12……ｐ型GaAs基板、13,14……電
極、21……ｎ型Si基板、22,23……ｐ型層、24……ｎ型G
aAs基板、25……カソード電極、26……ゲート電極、27
……アノード電極、31……ｎ型Si基板、32……ｐ型層、
33……n+型層、34……ｎ型GaAs基板、35……エミッタ電
極、36……ベース電極、37……コレクタ電極、41……Si
基板、42……GaAs基板、51……Si基板、52……素子分離
用溝、53……GaAs基板、61……Si基板、62……素子分離
用溝、63……GaAs基板、71……Si基板、72……Ge層、73
……GaAs基板。
に適用した実施例の製造工程を示す図、第２図（ａ）〜
（ｃ）はGTOに適用した実施例の製造工程を示す図、第
３図（ａ）〜（ｃ）はトランジスタに適用した実施例の
製造工程を示す図、第４図〜第７図は補強された素子ウ
ェーハに適用した実施例の素子ウェーハ構造を示す図で
ある。 11……ｎ型Si基板、12……ｐ型GaAs基板、13,14……電
極、21……ｎ型Si基板、22,23……ｐ型層、24……ｎ型G
aAs基板、25……カソード電極、26……ゲート電極、27
……アノード電極、31……ｎ型Si基板、32……ｐ型層、
33……n+型層、34……ｎ型GaAs基板、35……エミッタ電
極、36……ベース電極、37……コレクタ電極、41……Si
基板、42……GaAs基板、51……Si基板、52……素子分離
用溝、53……GaAs基板、61……Si基板、62……素子分離
用溝、63……GaAs基板、71……Si基板、72……Ge層、73
……GaAs基板。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73 29/74 29/91 Ｈ０１Ｌ 29/91 (72)発明者 大橋 弘通 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内 (56)参考文献 特開 昭56−13773（ＪＰ，Ａ) 特開 昭60−51700（ＪＰ，Ａ) 特公 昭49−26455（ＪＰ，Ｂ１) 特公 昭37−114（ＪＰ，Ｂ１)
Claims (5)
- 【請求項１】鏡面研磨されたIV族半導体基板と、鏡面研
磨された化合物半導体基板とを、実質的に異物を介在さ
せることなく清浄な雰囲気下で研磨面同士を密着させ、
200℃以上でかついずれの半導体基板も溶融しない温度
で熱処理を施して一体化する工程を有する半導体装置の
製造方法。 - 【請求項２】IV族半導体基板はｎ型Si基板であり、化合
物半導体基板はｐ型GaAs基板であって、これらを一体化
してヘテロ構造のpn接合ダイオードを構成する特許請求
の範囲第１項記載の半導体装置の製造方法。 - 【請求項３】IV族半導体基板はｎ型Si基板の両面にｐ型
層を拡散形成したものであり、化合物半導体基板はｎ型
GaP基板であって、これらを一体化してヘテロ構造のエ
ミッタ接合を持つサイリスタを構成する特許請求の範囲
第１項記載の半導体装置の製造方法。 - 【請求項４】IV族半導体基板はｎ型Si基板の研磨面にｐ
型層を形成したものであり、化合物半導体基板はｎ型Ga
P基板であって、これらを一体化してヘテロ構造のエミ
ッタ接合を持つバイポーラトランジスタを構成する特許
請求の範囲第１項記載の半導体装置の製造方法。 - 【請求項５】IV族半導体基板は化合物半導体基板の補強
用として用いられる特許請求の範囲第１項記載の半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60022938A JPH0770477B2 (ja) | 1985-02-08 | 1985-02-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60022938A JPH0770477B2 (ja) | 1985-02-08 | 1985-02-08 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61183918A JPS61183918A (ja) | 1986-08-16 |
| JPH0770477B2 true JPH0770477B2 (ja) | 1995-07-31 |
Family
ID=12096569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60022938A Expired - Lifetime JPH0770477B2 (ja) | 1985-02-08 | 1985-02-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0770477B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0636407B2 (ja) * | 1988-11-05 | 1994-05-11 | 信越半導体株式会社 | 半導体ウエーハ接合方法 |
| JP2669368B2 (ja) * | 1994-03-16 | 1997-10-27 | 日本電気株式会社 | Ｓｉ基板上化合物半導体積層構造の製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4926455A (ja) * | 1972-07-11 | 1974-03-08 |
-
1985
- 1985-02-08 JP JP60022938A patent/JPH0770477B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61183918A (ja) | 1986-08-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |