JPH0296325A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 本発明は典型的にはＳｔ基板上にＧａＡｓ層をエピタキ
シャル成長させる処理法に関し、結晶成長終了後の降温
時に、基板結晶とエピタキシャル成長層との熱膨張係数
の差による応力が発生することの抑制を目的とし、 例えばＳｔ基板上にＧａＡｓ層を成長させる場合、始め
にＧａＡｓより格子定数が小であるＧａＡｓＰ層を成長
させ、その後ＧａＡｓ層を転位発生の臨界成長層厚以下
の厚さにエピタキシャル成長させる構成とする。

ＧａＡｓはＳｔより熱膨張係数が大きいため、結晶成長
後の降温に際してＧａＡｓ層に引張応力が発生するが、
ＧａＡｓＰｉとの格子定数の差に因りＧａＡｓ層に生じ
ている圧縮応力がこれを補償するので、総合された残留
応力は小となる。

〔産業上の利用分野〕

本発明は半導体層のへテロエピタキシャル成長に関わり
、特にＳｔｔ板上のＧａＡｓＪｉの成長のように、熱膨
張係数の異なる半導体材料を組み合わせたエピタキシャ
ル成長の処理法に係わる。

化合物半導体材料によってレーザ・ダイオードや高速ト
ランジスタ等を形成する場合、素子形成層の欠陥密度低
下、或いは放熱特性や強度の改善などを目的とし、更に
は価格上の理由もあって、Ｓｔ基基土上Ｃ；ａＡｓＪｉ
をエピタキシセル成長させ、これに素子を形成する技術
が開発されている。

その場合の大きな問題点の一つは成長層に含まれる結晶
欠陥であり、他の一つは成長層に残留する応力である。

いずれも成長層に形成される素子の特性に悪影響を及ぼ
すものであるが、残留応力について言えば、成長層厚が
大であれば基板結晶の反りとなり、薄い場合でも素子特
性を低下させたり、素子の寿命を短くすることになる。

例えばＡ７ＧａＡｓとＧａＡｓ層の組み合わせでレーザ
・ダイオードを形成する場合、通常考えられている残留
応力の許容限界は１０　”　ｄｙｎｅ／ｃｍ”程度であ
って、これは単純に格子定数の不整合だけで考えると、
ｌ／１０’台の不整合に相当する。

〔従来の技術〕

成長層の欠陥密度を低減する処理として、８１基板上に
ＧａＡｓ層を成長させる場合、間に低温バッファ層或い
は歪超格子層を介在させることが行われている。

低温バッファ層は、エピタキシャル成長の初期に高温で
成長させると、島状成長が進行してモホロジーが悪くな
り、面欠陥を多く含んだ層が成長するので、これを防ぐ
ため初期の成長温度を低くし、均一な成長を開始させよ
うとするものである。

また、歪超格子層は格子定数の異なる結晶層を数原子層
単位で交互にエピタキシャル成長したもので、格子不整
合による応力場を生せしめることにより、欠陥の上層へ
の伝播を阻止するものである。

これ等の処理は成長層の欠陥密度を低くする点ではかな
りの効果があり、例えばＸｖＡ回折の半値幅による結晶
性の評価でそれが裏付けられている。

また、これ等の処理は成長層の残留応力の低減にも若干
の効果があると考えられている。

なお、歪超格子のように応力場によって欠陥の伝播を抑
制する方式では、成長層の厚みが増すと、生じた応力が
ミスフィツト転位の発生などによって消失し、欠陥低減
の効果が失われることから、歪量に従う応力消失限界の
成長層厚に関する配慮が必要で、この限界成長層厚は臨
界層厚と呼ばれている。

（発明が解決しようとする課題〕 低温バッファ層や歪超格子層は成長層の欠陥密度の低下
には有効であるが、残留応力の軽減には十分有効である
とは言い難い。ヘテロエピタキシーに於いて残留応力が
生ずる原因には、格子不整合の他に熱膨張係数の違いが
ある。

格子不整合から生ずる応力は、そのまま蓄積されれば大
きなものとなるが、結晶成長温度やアニール温度が６０
０〜７００℃或いはそれ以上の高温である場合、成長界
面にミスフィツト転位が発生することによって消失し、
成長処理後に残留する量はさほど大きいものとはならな
い。

これに対し熱膨張係数の差に起因する応力は、結晶成長
時には存在せず、成長終了後の温度降下に伴って発生、
増加するものであるから、熱的に緩和されることは殆ど
なく、エピタキシャル成長層中に残留することになる。

Ｓｉ上にＧａＡｓを成長させる場合、ＧａＡｓ０熱膨張
係数はＳｉのそれの約２倍であり、５００〜６００℃の
成長温度から室温に下げれば、無視できない熱歪が発生
することになる。化合物半導体の中ではＧａＡｓの熱膨
張係数が最大であり、他の半導体とＳｔの組み合わせで
は、熱歪はＧａＡｓとＳｉの場合はど大ではないが、歪
が発生する点は同じである。

本発明の目的は、ヘテロエピタキシャル成長に於いて生
ずる、基板と成長層の熱膨張係数の違いに起因する熱歪
を軽減したエピタキシャル成長法を提供することであり
、それによって半導体素子の特性をより優れたものとす
ることである。

〔課題を解決するための手段〕

上記目的を達成するため本発明に於けるエピタキシャル
成長では、 第１の半導体である基板結晶上に、該第１の半導体より
熱膨張係数が大である第２の半導体層をエピタキシャル
成長させる場合に、 前記基板上に、前記エピタキシャル成長の実施温度に於
ける格子定数が前記第２の半導体結晶の同温度に於ける
格子定数より小である第３の半導体層を、数百〜数千ｎ
ｍの厚さにエピタキシャル成長させることが行われる。

ここで第３の半導体の格子定数は、第２の半導体の格子
定数との比率に於いて、前記成長温度と室温との温度差
によって該両生導体の間に生ずる熱歪量のは”　０．５
〜３倍だけ小である。

上記処理を典型的な実施例に従って言い換えると、 Ｓｉ基板上にＧａＡｓＮをエピタキシャル成長させる場
合、 始めにＧａＡｓより格子定数が小であるＧａＡｓＰ層を
成長させ、その後ＧａＡｓ層を転位発生の臨界層厚以下
の厚さにエピタキシャル成長させることが行われる。そ
れによって得たエピタキシャル結晶の構造が第１図に模
式的に示されている。咳図に於いて、１はＳｔ基板、２
はＧａＡｓ、３はＧａＡｓＰであり、ＧａＡｓＮの厚さ
はＧａＡｓＰとの格子定数差によって定まる臨界層厚（
数μｍ程度）以下である。

〔作　用〕

この場合、ＧａＡｓはＳｉより熱膨張係数が大きいため
、結晶成長後の降温時にはＧ　ａ　Ａ　ｓ層に引張応力
が発生するが、ＧａＡｓＰ層が介在すると、ＧａＡｓＰ
の格子定数がＧａＡｓのそれより小であることから、Ｇ
ａＡ３層に圧縮応力が発生し、第１図中に記入されたよ
うにＧａＡ３層内で前記熱歪による引張応力を補償する
ので、総合された残留応力は小となる。

この状況を図示したものが第２図である。以下、該図面
を参照しながら成長層の内部応力が解消される理由を説
明する。

３ｉ層１上にＧａＡｓ層２を直接成長させた場合、成長
途中或いは成長終了時点では同図（ａ−１）に示される
ように両者の格子定数の違いはミスフィツト転゛位４の
発生によって吸収され、内部応力は殆ど存在しないが、
温度が下降すると同図（ａ−２）に示されるように、Ｇ
ａＡＳＯ方が強く収縮するため引張応力が発生する。

これに対しＧａＡｓＰｉが介在する場合は、同図（ｂ−
１）の如く、成長終了時にはＳｉ層１とＧａＡｓＰ層３
の界面にはミスフィツト転位４が発生して内部応力が吸
収されてしまうため、ＧａＡｓＰ層とＧａＡｓ層２の界
面では転位は発生せず、格子定数に起因する圧縮応力だ
けがＧａＡ３層に存在することになる。この状態から温
度が下降すると、同図（ｂ−２）の如く、熱膨張係数の
違いによってＧａＡｓＰ層とＧａＡｓ層の両方に引張応
力が生ずるが、ＧａＡｓ層にはＱａＡｓＰ層との格子定
数差による圧縮応力が予め与えられているので、両者が
打ち消し合う結果、内部応力は殆ど残留しない状態とな
る。

〔実施例〕

第３図は本発明の実施例によるエピタキシャル結晶の構
造を示す断面模式図である。本実施例では熱歪軽減のた
めのバッファ層の他に低温へソファ層及び歪超格子層も
併せて形成されている。以下、図面を参照しながら実施
例に於ける処理を説明する。

Ｓｉ基板１１の温度を４００°Ｃに保ち、ＭＯＣＶＤに
よって低温成長ＧａＡｓ層１２を約０．２μｍ成長させ
た後、基板温度を６５０℃に上昇させ、同じくＭＯＣＶ
ＤによりＧａＡｓ層１３を約０．１μｍ成長させる。は
じめのＧａＡｓ層１２が低温バッファ層である。

次いでＧａＡｓとＩｎＧａＡｓ各１０層から成る超格子
層１４を公知の条件で形成する。該超格子層は周知の歪
超格子層として機能するものであり、ここまでの構造は
公知のエピタキシャル結晶と共通である。

本実施例では、これに続けてＧ　ａ　Ａ　３　ｏ、　ｑ
ｑｓＰ　６．０１５層１５をＭＯＣＶＤによって約１μ
ｍエピタキシャル成長させ、更に素子形成層となるＧａ
Ａｓ層１６を約２μｍ成長させる。これ等の処理に於け
る基板温度はいずれも６５０℃である。

以上の処理によって形成された第２図のエピタキシャル
結晶では、Ｇ　ａ　Ａ　ｓ　ＰＪｉｆ１５の格子定数が
、ＧａＡｓのそれより１０４程度小であるため、その上
に成長したＧａＡｓＮｌ６に圧縮歪が発注するが、この
歪量では臨界層厚は４〜５μｍ或いはそれ以上であり、
ミスフィツト転位が発生することはない。

エピタキシャル成長の終了後、上記成長温度から室温ま
で温度が下げられると、既述したようにＧａＡｓ層には
Ｓｔ層との熱膨張係数の差に相当する引張応力が生ずる
が、一方ではＧａＡｓＰ層との格子定数の差に基づく圧
縮応力が与えられているため、両者が打ち消し合ってＧ
ａＡｓ層内の残留応力は僅かなものとなる。

〔発明の効果〕

以上説明したように本発明の処理によれば、Ｓｉ基板上
にエピタキシャル成長させた化合物半導体層の内部応力
が著しく低減されるので、核層に形成されるレーザ・ダ
イオードやＦＥＴの特性が良好なものとなる。

【図面の簡単な説明】

第１図は本発明によるエビ結晶の構造を示す模式図、 第２図は本発明の詳細な説明する模式図、第３図は実施
例に於けるエビ結晶の構造を示す模式図であって、 図に於いて ■はＳｉ基板、 ２はＧ　ａ　Ａ　Ｓ　％ ３はＧａＡｓＰ。 ４はミスフィツト転位、 １１はＳｉ基板、 １２は低温Ｑ　ａ　Ａ　Ｓ　％ １３はＣＪａＡＳ。 １４は歪超格子、 １５はＧａＡｓ　Ｐ層、 １６はＧａＡｓ層 である。 本発明によるエビ結晶の構造を示す模式図第１図 実施例に於けるエビ結晶の構造を示す模式図第３図

Claims (1)

1. 【特許請求の範囲】 　第１の半導体である基板結晶上に、該第１の半導体よ
   り熱膨張係数が大である第２の半導体層をエピタキシャ
   ル成長させる結晶成長に於いて、前記基板上に下記条件
   を満足する第３の半導体層をエピタキシャル成長させた
   後、前記第２の半導体層をエピタキシャル成長させる工
   程を包含することを特徴とする半導体装置の製造方法。 前記第３の半導体は、前記エピタキシャル成長の実施温
   度に於ける格子定数が、前記成長温度に於ける前記第２
   の半導体結晶の格子定数との比率に於いて、前記成長温
   度と室温との温度差によって前記第２の半導体と前記第
   ３の半導体との間に生ずる熱歪量の略０．５倍乃至３倍
   だけ小である。