JPH0834178B2 - 化合物半導体基板 - Google Patents
化合物半導体基板Info
- Publication number
- JPH0834178B2 JPH0834178B2 JP62306185A JP30618587A JPH0834178B2 JP H0834178 B2 JPH0834178 B2 JP H0834178B2 JP 62306185 A JP62306185 A JP 62306185A JP 30618587 A JP30618587 A JP 30618587A JP H0834178 B2 JPH0834178 B2 JP H0834178B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- inp
- substrate
- compound semiconductor
- layers
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、シリコン（Si）基板上に形成したインジウ
ム・リン（InP）の結晶欠陥の低減とそれに伴なう高品
質化を可能とする積層構造を有した化合物半導体基板に
関するものである。
ム・リン（InP）の結晶欠陥の低減とそれに伴なう高品
質化を可能とする積層構造を有した化合物半導体基板に
関するものである。
＜従来の技術＞ 近年、化合物半導体の薄膜結晶成長技術の発展は著し
く、半導体レーザー，太陽電池や２次元電子ガスを利用
した超高速デバイスなど様々な特徴デバイスが作製され
ている。しかしながら、これらのデバイスは基板にIII
−Ｖ族化合物半導体基板を用いている為、非常に高価な
ものとなり、非常にもろく破損しやすい。又、結晶成長
の困難さから大面積化を狙うことも困難である等の諸問
題を有している。そこで、安価で結晶性が良く、大面積
の基板が得られるIV族半導体基板上にIII−Ｖ族化合物
半導体を形成する技術が注目され、特にSi基板上へのGa
Asの薄膜結晶成長技術に関する研究が盛んに行なわれる
ようになった。
く、半導体レーザー，太陽電池や２次元電子ガスを利用
した超高速デバイスなど様々な特徴デバイスが作製され
ている。しかしながら、これらのデバイスは基板にIII
−Ｖ族化合物半導体基板を用いている為、非常に高価な
ものとなり、非常にもろく破損しやすい。又、結晶成長
の困難さから大面積化を狙うことも困難である等の諸問
題を有している。そこで、安価で結晶性が良く、大面積
の基板が得られるIV族半導体基板上にIII−Ｖ族化合物
半導体を形成する技術が注目され、特にSi基板上へのGa
Asの薄膜結晶成長技術に関する研究が盛んに行なわれる
ようになった。
Si基板上にGaAs薄膜を成長させる従来技術としては、
GaAsを最初低温で薄く成長させ、更に昇温してGaAsを厚
く成長させる２段階成長法（特公昭61−70715）、Si基
板とGaAsとの間にGe中間層を用いる方法（IEEE Electro
n Device Lett.EDL−2.169（1981））、GaAs及びこれと
格子定数の近い他のIII−Ｖ族化合物半導体とからなる
交互層を中間層に用いる方法等が提案され、FETや発光
ダイオード，半導体レーザー等が試作されている。又、
最近では、更に良好なGaAs薄膜を得る為にInGaAsとGaAs
の歪超格子層を形成し、良好な特性が得られるようにな
ってきた（Appl.Phys.Lett.48（1986）1223）。
GaAsを最初低温で薄く成長させ、更に昇温してGaAsを厚
く成長させる２段階成長法（特公昭61−70715）、Si基
板とGaAsとの間にGe中間層を用いる方法（IEEE Electro
n Device Lett.EDL−2.169（1981））、GaAs及びこれと
格子定数の近い他のIII−Ｖ族化合物半導体とからなる
交互層を中間層に用いる方法等が提案され、FETや発光
ダイオード，半導体レーザー等が試作されている。又、
最近では、更に良好なGaAs薄膜を得る為にInGaAsとGaAs
の歪超格子層を形成し、良好な特性が得られるようにな
ってきた（Appl.Phys.Lett.48（1986）1223）。
一方、GaAsに比べ電子のピーク速度が大きく、熱伝導
率も大きいIII−Ｖ族化合物半導体にInPがあり、GaAsよ
り高い周波数で動作し、かつより高出力のマイクロ波電
力増幅素子が得られる可能性があるとして有望視されて
いる。
率も大きいIII−Ｖ族化合物半導体にInPがあり、GaAsよ
り高い周波数で動作し、かつより高出力のマイクロ波電
力増幅素子が得られる可能性があるとして有望視されて
いる。
＜発明が解決しようとする問題点＞ InP基板はGaAsより一層高価であるとともに大口径の
ものが得られず（現状２インチ形状）、市販の基板の結
晶品質としても欠陥密度が104cm-2程度のものしか得ら
れていない。これらの欠点を克服するために、InPにつ
いてもSi基板上に結晶成長させる研究が進展しつつあ
る。しかしながら数件の報告があるものの結晶品質はま
だ充分なものとは言えず、これをデバイスにまで応用し
た例は少ない。SiとInPとの格子定数差は8.1％と、Siと
GaAsの格子定数差の約２倍程度あること及びInPの解離
圧が高いことから成長中にＰの脱離が起き易く、表面モ
フォロジーを悪化させるという問題があり、結晶品質向
上を困難にしていた。特に上記した数件の報告は、所謂
２段階成長法により、InPをSi基板上に直接成長させた
ものなどが含まれているが、いずれも大きな格子不整や
応力の影響を緩和することが出来ず、結晶品質の低下が
あり、再現性よく成長層を得ることは困難である。
ものが得られず（現状２インチ形状）、市販の基板の結
晶品質としても欠陥密度が104cm-2程度のものしか得ら
れていない。これらの欠点を克服するために、InPにつ
いてもSi基板上に結晶成長させる研究が進展しつつあ
る。しかしながら数件の報告があるものの結晶品質はま
だ充分なものとは言えず、これをデバイスにまで応用し
た例は少ない。SiとInPとの格子定数差は8.1％と、Siと
GaAsの格子定数差の約２倍程度あること及びInPの解離
圧が高いことから成長中にＰの脱離が起き易く、表面モ
フォロジーを悪化させるという問題があり、結晶品質向
上を困難にしていた。特に上記した数件の報告は、所謂
２段階成長法により、InPをSi基板上に直接成長させた
ものなどが含まれているが、いずれも大きな格子不整や
応力の影響を緩和することが出来ず、結晶品質の低下が
あり、再現性よく成長層を得ることは困難である。
この問題に対し、本発明者等はJ.J.A.P.Lett.26（198
7）L1587に示したように、GaAs中間層を用いることによ
り、４インチSi基板上に良質のInP層が再現性よく全面
にわたり育成できる技術を開発している。しかしなが
ら、このようにして得られたInPエピタキシャル層に於
いても結晶欠陥密度（エッチングピット密度;EPD）で１
〜２×108cm-2と不充分な特性しか得られておらず、デ
バイスへの実用化に於いては更に良好な結晶の育成つま
り高品質化（欠陥低減）が必要とされる。
7）L1587に示したように、GaAs中間層を用いることによ
り、４インチSi基板上に良質のInP層が再現性よく全面
にわたり育成できる技術を開発している。しかしなが
ら、このようにして得られたInPエピタキシャル層に於
いても結晶欠陥密度（エッチングピット密度;EPD）で１
〜２×108cm-2と不充分な特性しか得られておらず、デ
バイスへの実用化に於いては更に良好な結晶の育成つま
り高品質化（欠陥低減）が必要とされる。
本発明は、上記の点に鑑みて創案されたものであり、
IV族半導体基板（特にSi等）上にInPのような格子不整
の大きなIII−Ｖ族化合物半導体を形成した場合に発生
する結晶欠陥を制御し、結晶欠陥の少ない、より高品質
なInP層を提供することを目的としており、これを可能
とする化合物半導体基板を提案するものである。
IV族半導体基板（特にSi等）上にInPのような格子不整
の大きなIII−Ｖ族化合物半導体を形成した場合に発生
する結晶欠陥を制御し、結晶欠陥の少ない、より高品質
なInP層を提供することを目的としており、これを可能
とする化合物半導体基板を提案するものである。
＜問題点を解決する手段及び作用＞ 上記の目的を達成するため、本発明の化合物半導体基
板は、Si基板上に第１のInP層及びInAsXP1-X（０＜ｘ＜
１）薄層とInP薄層を交互に積層してなる交互層を基板
側から順に積層し、更にその上に目的とする第２のInP
層を形成した構造となしたものである。
板は、Si基板上に第１のInP層及びInAsXP1-X（０＜ｘ＜
１）薄層とInP薄層を交互に積層してなる交互層を基板
側から順に積層し、更にその上に目的とする第２のInP
層を形成した構造となしたものである。
これは従来技術である歪超格子層のInP層への応用技
術となり、母体となる第１のInP層に応力を加えること
により、このInP層中の結晶欠陥を曲げたり、終端させ
ることによりこのInP表面に貫通，露出する結晶欠陥の
低減を行ない、より高品質なInP層の形成を行なうもの
である。
術となり、母体となる第１のInP層に応力を加えること
により、このInP層中の結晶欠陥を曲げたり、終端させ
ることによりこのInP表面に貫通，露出する結晶欠陥の
低減を行ない、より高品質なInP層の形成を行なうもの
である。
InPに比べ大きな格子定数を有したInAsXP1-X（ｘ0.
01〜0.20）を用いることは、Si（あるいはGaAs）〔dsiD
GaAs＜dInP〕との格子不整により第１のInP層に発生し
た圧縮応力に対し、反対の引張応力をこのInPに加える
ことになり、このInP結晶中の内部応力の低減にも有効
であることが予想される。又、これに対し、InXGa1-XAs
も考えられるが、第１のInP層上へのInGaAs成長時に於
いてＰ抜けに係わるInP界面の乱れ等がInP結晶の高品質
化を抑制することも考えられ、以上の理由よりInAsXP
1-X/InP交互層が本目的に有効であることが期待され
る。
01〜0.20）を用いることは、Si（あるいはGaAs）〔dsiD
GaAs＜dInP〕との格子不整により第１のInP層に発生し
た圧縮応力に対し、反対の引張応力をこのInPに加える
ことになり、このInP結晶中の内部応力の低減にも有効
であることが予想される。又、これに対し、InXGa1-XAs
も考えられるが、第１のInP層上へのInGaAs成長時に於
いてＰ抜けに係わるInP界面の乱れ等がInP結晶の高品質
化を抑制することも考えられ、以上の理由よりInAsXP
1-X/InP交互層が本目的に有効であることが期待され
る。
上記の説明の通り、交互層を構成するIII−Ｖ族化合
物混晶としてはInAsXP1-Xが有効であるが、このような
交互層を形成する場合には、交互層間に於ける格子不整
により、更に新たな結晶欠陥が発生し、必らずしも高品
質化が行なわれない場合があり、交互層の形成は各種形
成条件（成長温度、ｘ値、交互層の層厚、層数、成長速
度等々）の適正化が必要である。
物混晶としてはInAsXP1-Xが有効であるが、このような
交互層を形成する場合には、交互層間に於ける格子不整
により、更に新たな結晶欠陥が発生し、必らずしも高品
質化が行なわれない場合があり、交互層の形成は各種形
成条件（成長温度、ｘ値、交互層の層厚、層数、成長速
度等々）の適正化が必要である。
混晶比ｘについてはｘ＝0.1程度、あるいはそれ以下
が好ましく、また交互層の各層の膜厚としては100Å程
度以下になすのが好ましく、10〜20Å程度とするのが好
適であり、また層数としては30層程度以下にするのが好
ましく、10〜20層程度とするのが好適である。
が好ましく、また交互層の各層の膜厚としては100Å程
度以下になすのが好ましく、10〜20Å程度とするのが好
適であり、また層数としては30層程度以下にするのが好
ましく、10〜20層程度とするのが好適である。
又、上記のような構造を有した化合物半導体基板の育
成時あるいは育成後に於いて、育成温度より100〜250℃
程度高い温度に於いて熱処理を施すことにより、より結
晶欠陥の少ない高品質なInP層を有した化合物半導体基
板の形成が可能となる。
成時あるいは育成後に於いて、育成温度より100〜250℃
程度高い温度に於いて熱処理を施すことにより、より結
晶欠陥の少ない高品質なInP層を有した化合物半導体基
板の形成が可能となる。
＜実施例＞ 以下、図面を参照しながら、本発明に係る実施例を詳
細に説明する。
細に説明する。
第１図は本発明の一実施例に係わる化合物半導体基板
の構造断面を示す図である。
の構造断面を示す図である。
第１図に於いて１はIV族半導体基板であるSi基板、２
は第１の半導体層であるInP層、３は第２の半導体層と
しての薄膜交互層であり、InAsXP1-X層４とInP層５を交
互に積層することにより構成している。６は目的とする
第３の半導体層のInP層で、これらにより、化合物半導
体基板を構成している。
は第１の半導体層であるInP層、３は第２の半導体層と
しての薄膜交互層であり、InAsXP1-X層４とInP層５を交
互に積層することにより構成している。６は目的とする
第３の半導体層のInP層で、これらにより、化合物半導
体基板を構成している。
上記第１図に示す構造を実現する一方法として、減圧
MOCVD法を用いた。ここでは、反応管内圧は100〜25Torr
に減圧して用いるが、大気圧に於いても形成は可能であ
る。
MOCVD法を用いた。ここでは、反応管内圧は100〜25Torr
に減圧して用いるが、大気圧に於いても形成は可能であ
る。
下地基板１は成長に先立ちHF水溶液中で洗浄された４
インチ形状のSi基板を用い、1000℃にて10分程度,PH3＋
H2雰囲気にて熱処理を行なう。続いて400〜700℃に降温
し、第１の半導体層であるInP層を10〜3000nmの膜厚に
て形成後、400〜700℃にて第２の半導体層として夫々2.
5〜100nm膜厚を有したInAsXP1-X層４とInP層５を交互に
10〜30層積層した薄膜交互層３を形成した。更に連続し
て目的とする層厚２〜５μｍのInP層６の形成を行っ
た。
インチ形状のSi基板を用い、1000℃にて10分程度,PH3＋
H2雰囲気にて熱処理を行なう。続いて400〜700℃に降温
し、第１の半導体層であるInP層を10〜3000nmの膜厚に
て形成後、400〜700℃にて第２の半導体層として夫々2.
5〜100nm膜厚を有したInAsXP1-X層４とInP層５を交互に
10〜30層積層した薄膜交互層３を形成した。更に連続し
て目的とする層厚２〜５μｍのInP層６の形成を行っ
た。
ここで用いた原料ガスは、InP層（2,3及び６）形成時
にはトリメチルインジウム（TMI）とホスフィン（PH3）
を用い、更にInAsXP1-X層４についてはTMI,アルシン（A
sH3）及びPH3を用いた。夫々の供給量は、InP層（2,3及
び６）形成時は、TMIを5.6×10-5（モル分率）、PH3とT
MIの供給比で70〜1000にて行った。又、InAsXP1-Xに於
いては、上記と同様TMI供給量及びPH3とTMI供給比を夫
々5.6×10-5（モル分率）及び70〜1000と設定し、AsH3
供給量としては必要とするｘ値（混晶比）が得られるよ
うAsH3とPH3の供給比を設定した。以上の原料ガスをH2
にて稀釈することにより反応管内総流量は15/minとし
た。
にはトリメチルインジウム（TMI）とホスフィン（PH3）
を用い、更にInAsXP1-X層４についてはTMI,アルシン（A
sH3）及びPH3を用いた。夫々の供給量は、InP層（2,3及
び６）形成時は、TMIを5.6×10-5（モル分率）、PH3とT
MIの供給比で70〜1000にて行った。又、InAsXP1-Xに於
いては、上記と同様TMI供給量及びPH3とTMI供給比を夫
々5.6×10-5（モル分率）及び70〜1000と設定し、AsH3
供給量としては必要とするｘ値（混晶比）が得られるよ
うAsH3とPH3の供給比を設定した。以上の原料ガスをH2
にて稀釈することにより反応管内総流量は15/minとし
た。
第２図は本発明の他の実施例の化合物半導体基板の構
造断面を示す図であり、第１図と同一部分は同一符号で
示している。
造断面を示す図であり、第１図と同一部分は同一符号で
示している。
第２図において、１はIV族半導体基板であるSi基板、
７はSi基板上に形成した中間層としてのGaAs層であり、
低温形成GaAs層８及びGaAs層９の２層構造となしてい
る。２は第１の半導体層としてのInP層であり、低温形
成InP層10及びInP層11の２層構造となしている。３は第
２の半導体層としての薄膜交互層全体を示しており、こ
の薄膜交互層３はInAsXP1-X層（０＜ｘ＜１）層４及びI
nP層５を交互に複数層積層して構成している。更にこの
薄膜交互層３の上に目的とする第３の半導体層としての
InP層を積層することにより、本発明の一実施例として
の化合物半導体基板を構成している。
７はSi基板上に形成した中間層としてのGaAs層であり、
低温形成GaAs層８及びGaAs層９の２層構造となしてい
る。２は第１の半導体層としてのInP層であり、低温形
成InP層10及びInP層11の２層構造となしている。３は第
２の半導体層としての薄膜交互層全体を示しており、こ
の薄膜交互層３はInAsXP1-X層（０＜ｘ＜１）層４及びI
nP層５を交互に複数層積層して構成している。更にこの
薄膜交互層３の上に目的とする第３の半導体層としての
InP層を積層することにより、本発明の一実施例として
の化合物半導体基板を構成している。
上記第２図に示す構造を実現する一方法として減圧MO
CVD法を用いた。ここでは、反応管内圧は100〜25Torrに
減圧して用いているが、大気圧に於いても形成が可能で
ある。
CVD法を用いた。ここでは、反応管内圧は100〜25Torrに
減圧して用いているが、大気圧に於いても形成が可能で
ある。
下地基板１としては、結晶成長に先立ちHF水溶液中で
洗浄された４インチ形状のSi基板を用い、1000℃にて10
分程度AsH3＋H2雰囲気にて熱処理を行なう。続いて400
℃に降温し、低温形成GaAs中間層８を10〜20nmの層厚に
て形成した後、600℃まで昇温し、GaAs中間層９を20〜1
000nmの層厚にて形成した。引き続き、400℃に降温し、
低温形成InP層10を10〜20nm層厚にて形成した後、600℃
まで昇温し、InP層11を10〜3000nm層厚にて形成した。
更にこの温度に保持し、夫々2.5〜100nm膜厚を有したIn
AsXP1-X層４とInP層５を交互に10〜30層積層し、薄膜交
互層３を形成した。更に連続して目的とする層厚２〜５
μｍのInP層６の形成を行った。
洗浄された４インチ形状のSi基板を用い、1000℃にて10
分程度AsH3＋H2雰囲気にて熱処理を行なう。続いて400
℃に降温し、低温形成GaAs中間層８を10〜20nmの層厚に
て形成した後、600℃まで昇温し、GaAs中間層９を20〜1
000nmの層厚にて形成した。引き続き、400℃に降温し、
低温形成InP層10を10〜20nm層厚にて形成した後、600℃
まで昇温し、InP層11を10〜3000nm層厚にて形成した。
更にこの温度に保持し、夫々2.5〜100nm膜厚を有したIn
AsXP1-X層４とInP層５を交互に10〜30層積層し、薄膜交
互層３を形成した。更に連続して目的とする層厚２〜５
μｍのInP層６の形成を行った。
ここで用いた原料ガスの供給条件としては、GaAs層
（８及び９）の形成時には、トリエチルガリウム（TE
G）とアルシン（AsH3）を用い、又InP層（4,5,6,10及び
11）形成時にはトリメチルインジウム（TMI）とホスフ
ィン（PH3）を用い、更にInAsXP1-Xについては、TMIとA
sH3とPH3を用いた。夫々の供給量は、GaAs層（８及び
９）形成時にはTEGは2.5×10-5（モル分率）、AsH3とTE
Gの供給比は100,InP（4,5,6,10及び11）形成時には、TM
Iは5.6×10-5（モル分率）であり、PH3とTMIの供給比で
70〜200にて行っている。又、InAsXP1-Xに於いては、上
記と同様TMI供給量及びPH3とTMI供給比を夫々5.6×10-5
（モル分率）及び70〜200と設定し、AsH3供給量として
は、必要とするｘ値（混晶比）が得られるようにAsH3と
PH3の供給比を設定した。以上の原料ガスをH2にて稀釈
することにより、反応管内総流量は15/minとした。
（８及び９）の形成時には、トリエチルガリウム（TE
G）とアルシン（AsH3）を用い、又InP層（4,5,6,10及び
11）形成時にはトリメチルインジウム（TMI）とホスフ
ィン（PH3）を用い、更にInAsXP1-Xについては、TMIとA
sH3とPH3を用いた。夫々の供給量は、GaAs層（８及び
９）形成時にはTEGは2.5×10-5（モル分率）、AsH3とTE
Gの供給比は100,InP（4,5,6,10及び11）形成時には、TM
Iは5.6×10-5（モル分率）であり、PH3とTMIの供給比で
70〜200にて行っている。又、InAsXP1-Xに於いては、上
記と同様TMI供給量及びPH3とTMI供給比を夫々5.6×10-5
（モル分率）及び70〜200と設定し、AsH3供給量として
は、必要とするｘ値（混晶比）が得られるようにAsH3と
PH3の供給比を設定した。以上の原料ガスをH2にて稀釈
することにより、反応管内総流量は15/minとした。
結果として、本実施例に於ける全条件に於いて、４イ
ンチSi基板全面に亘り、鏡面な（平坦性の良好な）InP
層が得られ、その層厚分布としては、±８％以下という
良好な均一性を有したInP層が得られた。又、光学顕微
鏡による観察より、約12μｍ層厚のInP層に於いてもク
ラックの発生は認められない。このことは、InP層の残
留応力が少ないことに対応するものであり、比較的厚い
層厚を必要とするデバイス（例えばLED等）を形成する
場合にも非常に有用である。更に、HBr＋H3PO4（臭化水
素＋リン酸）溶液によるエッチングパターン形状によ
り、シングルドメインのInP単結晶層が４インチSi基板
全面に於いて得られていることを確認した。又、上記エ
ッチングにより発生したピットは結晶欠陥に対応するも
のであり、その単位面積当りの密度は１×107個・cm-2
と、InAsXP1-X層４とInP層５からなる薄膜交互層３を介
さない場合（0.5〜２×108個・cm-2）比べ、低減されて
おり、交互層３を挿入することにより、より高品質なIn
P層６が得られていることを確認した。
ンチSi基板全面に亘り、鏡面な（平坦性の良好な）InP
層が得られ、その層厚分布としては、±８％以下という
良好な均一性を有したInP層が得られた。又、光学顕微
鏡による観察より、約12μｍ層厚のInP層に於いてもク
ラックの発生は認められない。このことは、InP層の残
留応力が少ないことに対応するものであり、比較的厚い
層厚を必要とするデバイス（例えばLED等）を形成する
場合にも非常に有用である。更に、HBr＋H3PO4（臭化水
素＋リン酸）溶液によるエッチングパターン形状によ
り、シングルドメインのInP単結晶層が４インチSi基板
全面に於いて得られていることを確認した。又、上記エ
ッチングにより発生したピットは結晶欠陥に対応するも
のであり、その単位面積当りの密度は１×107個・cm-2
と、InAsXP1-X層４とInP層５からなる薄膜交互層３を介
さない場合（0.5〜２×108個・cm-2）比べ、低減されて
おり、交互層３を挿入することにより、より高品質なIn
P層６が得られていることを確認した。
又、代表的な積層構造としては525μｍ膜厚のSi（10
0）基板１あるいは３゜off toward＜110＞基板を用い、
成長に先立ち1000℃で0.015TorrのPH3を含むH2雰囲気下
にて10min間熱処理を行ない、続いて、その基板１上に
低温形成GaAs層（中間層）８を100Å,400℃にて形成し
た後、600℃まで昇温し、GaAs層９を1000Å形成した。
更に400℃にてバッファ層として低温形成InP層10を200
Å形成後、600℃にてInP層112μｍ形成した。続いて600
℃にて薄膜交互層３として、100Åの膜厚のInAs0.1Ｐ
0.9層と100Åの膜厚のInP層５を交互に５層ずつ合わせ
て合計10層（層膜厚2000Å）を形成した。更に、目的と
するInP層６を600℃の温度にて２〜４μｍ膜厚で形成
し、化合物半導体積層構造を得た。本試料に於いても欠
陥密度は１×107個/cm-2と良質なInP層が得られた。
0）基板１あるいは３゜off toward＜110＞基板を用い、
成長に先立ち1000℃で0.015TorrのPH3を含むH2雰囲気下
にて10min間熱処理を行ない、続いて、その基板１上に
低温形成GaAs層（中間層）８を100Å,400℃にて形成し
た後、600℃まで昇温し、GaAs層９を1000Å形成した。
更に400℃にてバッファ層として低温形成InP層10を200
Å形成後、600℃にてInP層112μｍ形成した。続いて600
℃にて薄膜交互層３として、100Åの膜厚のInAs0.1Ｐ
0.9層と100Åの膜厚のInP層５を交互に５層ずつ合わせ
て合計10層（層膜厚2000Å）を形成した。更に、目的と
するInP層６を600℃の温度にて２〜４μｍ膜厚で形成
し、化合物半導体積層構造を得た。本試料に於いても欠
陥密度は１×107個/cm-2と良質なInP層が得られた。
このように本実施例により、前述の結晶欠陥の低減に
より、より高品質なInP層を有した化合物半導体基板が
４インチSi基板上に形成することが可能となった。
より、より高品質なInP層を有した化合物半導体基板が
４インチSi基板上に形成することが可能となった。
尚、本実施例は、化合物半導体基板の形成に於ける一
例であり、形成条件の一層の適正化や、成長後に成長温
度以上の昇温状態に於て熱処理を施すなどの方法によ
り、更に結晶欠陥の低い、高品質なInP層を有した化合
物半導体基板が得られる。
例であり、形成条件の一層の適正化や、成長後に成長温
度以上の昇温状態に於て熱処理を施すなどの方法によ
り、更に結晶欠陥の低い、高品質なInP層を有した化合
物半導体基板が得られる。
＜発明の効果＞ 以上のように本発明はSi基板上に格子不整の大きいIn
Pを形成する場合に発生する欠陥を、InAsXP1-XとInPか
らなる薄膜交互層を利用した新しい化合物半導体積層構
造を用いることにより、低減するようになしたものであ
り、その結果、より高品質なInP層を有した化合物半導
体基板が安価で得られるようになり、しかもその大口径
化も可能となる。又、比較的剛性の秀れたSi基板を用い
ていることにより、ハンドリング性も良く、取り扱いが
容易となる。
Pを形成する場合に発生する欠陥を、InAsXP1-XとInPか
らなる薄膜交互層を利用した新しい化合物半導体積層構
造を用いることにより、低減するようになしたものであ
り、その結果、より高品質なInP層を有した化合物半導
体基板が安価で得られるようになり、しかもその大口径
化も可能となる。又、比較的剛性の秀れたSi基板を用い
ていることにより、ハンドリング性も良く、取り扱いが
容易となる。
第１図は本発明に係る一実施例の構造を模式的に示す断
面図、第２図は本発明に係わる他の実施例の構造を模式
的に示す断面図である。 １……Si基板、２……第１の半導体層（InP層）、３…
…第２の半導体層（薄膜交互層）、４……InAsXP
1-X層、５……InP層、６……第３の半導体層（InP
層）、７……GaAs層（中間層）、８……低温形成GaAs層
（中間層）、９……GaAs（中間層）、10……低温形成In
P層、11……InP層。
面図、第２図は本発明に係わる他の実施例の構造を模式
的に示す断面図である。 １……Si基板、２……第１の半導体層（InP層）、３…
…第２の半導体層（薄膜交互層）、４……InAsXP
1-X層、５……InP層、６……第３の半導体層（InP
層）、７……GaAs層（中間層）、８……低温形成GaAs層
（中間層）、９……GaAs（中間層）、10……低温形成In
P層、11……InP層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 木場 正義 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (56)参考文献 Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，Ｖｏ ｌ．48，Ｎｏ．18，（1986年）ＰＰ．1223 〜1225 Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏ ｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｖ ｏｌ．26，Ｎｏ．10，（1987年）ＰＰ．Ｌ 1587〜Ｌ1589
Claims (3)
- 【請求項１】シリコン（Si）基板上に、 InPからなる第１の半導体層と、 InAsXP1-X（０＜Ｘ＜１）薄層とInP薄層とを交互に積層
してなる第２の半導体層と、 InPからなる第３の半導体層の少なくとも３層を順次積
層した化合物半導体積層を形成してなることを特徴とす
る化合物半導体基板。 - 【請求項２】前記化合物半導体積層は、前記Si基板と前
記InPからなる第１の半導体層との間に中間層としてGaA
s層を有してなることを特徴とする特許請求の範囲第１
項記載の化合物半導体基板。 - 【請求項３】前記第２の半導体層を構成するInAsXP1-X
層及びInP層は、各々約100nm以下の膜厚を有し、かつ交
互に約30層以下の層数にて積層した構造となしたことを
特徴とする特許請求の範囲第１項記載の化合物半導体基
板。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62306185A JPH0834178B2 (ja) | 1987-12-03 | 1987-12-03 | 化合物半導体基板 |
| US07/193,400 US5011550A (en) | 1987-05-13 | 1988-05-12 | Laminated structure of compound semiconductors |
| EP88304383A EP0291346B1 (en) | 1987-05-13 | 1988-05-13 | A laminated structure of compound semiconductors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62306185A JPH0834178B2 (ja) | 1987-12-03 | 1987-12-03 | 化合物半導体基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01146321A JPH01146321A (ja) | 1989-06-08 |
| JPH0834178B2 true JPH0834178B2 (ja) | 1996-03-29 |
Family
ID=17954046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62306185A Expired - Fee Related JPH0834178B2 (ja) | 1987-05-13 | 1987-12-03 | 化合物半導体基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0834178B2 (ja) |
-
1987
- 1987-12-03 JP JP62306185A patent/JPH0834178B2/ja not_active Expired - Fee Related
Non-Patent Citations (2)
| Title |
|---|
| Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，Ｖｏｌ．４８，Ｎｏ．１８，（１９８６年）ＰＰ．１２２３〜１２２５ |
| ＪａｐａｎｅｓｅＪｏｕｒｎａｌｏｆＡｐｐｌｉｅｄＰｈｙｓｉｃｓＶｏｌ．２６，Ｎｏ．１０，（１９８７年）ＰＰ．Ｌ１５８７〜Ｌ１５８９ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01146321A (ja) | 1989-06-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2669368B2 (ja) | Ｓｉ基板上化合物半導体積層構造の製造方法 | |
| JP4991828B2 (ja) | 窒化ガリウム系化合物半導体の作製方法 | |
| JPH0562452B2 (ja) | ||
| JP2005303246A (ja) | 新規なＳｉ基板上への高品質ＺｎＳｅエピタキシー層の成長方法 | |
| EP0291346B1 (en) | A laminated structure of compound semiconductors | |
| JP2000012897A (ja) | 窒素化合物半導体膜の形成方法および窒素化合物半導体素子 | |
| CN105448675B (zh) | 一种GaAs/Si外延材料的MOCVD制备方法 | |
| KR20160040525A (ko) | 흑연 기판 상의 iii-v족 또는 ii-vi족 화합물 반도체 막 | |
| JPH0760791B2 (ja) | 化合物半導体基板 | |
| JPH0834178B2 (ja) | 化合物半導体基板 | |
| JP2000150388A (ja) | Ｉｉｉ族窒化物半導体薄膜およびその製造方法 | |
| JPH0760790B2 (ja) | 化合物半導体基板 | |
| JP2000012467A (ja) | ＧａＡｓ層の形成方法 | |
| Cai et al. | Effects of nitrogen flux and RF sputtering power on the preparation of crystalline a-plane AlN films on r-plane sapphire substrates | |
| JP2880984B2 (ja) | 化合物半導体基板 | |
| JP2019108237A (ja) | 結晶成長方法および結晶積層構造 | |
| JP2001156401A (ja) | 窒素化合物半導体発光素子 | |
| JPH0434920A (ja) | 異種基板上への３―ｖ族化合物半導体のヘテロエピタキシャル成長法 | |
| JPS621224A (ja) | 半導体素子構造 | |
| KR100520744B1 (ko) | 덮개층 형성과정에 온도의 변화를 주는 방법을 이용한자발형성 양자점의 수직 적층방법 | |
| JP3224118B2 (ja) | エピタキシャル成長法 | |
| TW201643267A (zh) | 混合型漸變緩衝層磊晶成長之方法 | |
| JPH033363A (ja) | 半導体薄膜の製造方法 | |
| JP2016174071A (ja) | 結晶成長方法 | |
| JPH0775222B2 (ja) | ＩｎＰ半導体薄膜の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |