JP4991828B2 - 窒化ガリウム系化合物半導体の作製方法 - Google Patents

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Description

本発明は、一種の窒化ガリウム系化合物半導体の作製方法に関し、特に窒化ガリウム系化合物半導体層と酸化亜鉛系化合物半導体層との間に遷移層を形成する作製方法に関する。この作製方法により、形成される窒化ガリウム系半導体の結晶品質を高めることができる。
現在、発光素子においては、窒化ガリウム系化合物半導体材料は、大変重要な広バンドギャップ材料であり、緑色光、青色光および紫外光の発光素子に応用できる。しかし、バルク材に形成されている窒化ガリウム系化合物半導体は、技術上のボトルネックが克服できていないため、大型化される基板を大量に作製することができないし、生産コストを低減することもできない。一方、サファイア基板または炭化珪素基板の上方に窒化ガリウム系層をエピタキシャル成長法を使用し、基板の上方に発光ダイオードを形成するのは、現在に普及されている商業化技術である。しかしながら、サファイア基板と窒化ガリウムおよび炭化珪素基板と窒化ガリウムとの間に結晶格子不整合の問題があり、形成された窒化ガリウム系層は、なお、高い欠陥密度がある。特に、発光素子に応用される場合には、発光効率と移動速度を高めることができない課題が残っている。
米国特許第６２５２２６１号明細書 米国特許第７１２５７３６号明細書 米国特許第５１７３７５１号明細書 米国特許第７００１７９１号明細書
Ｔ．Ｄｅｔｃｈｐｒｏｈｍ ｅｔ ａｌ．（Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ ｖｏｌ．６１（１９９２）ｐ．２６８８） Ｐ. Ｃｈｅｎ ｅｔ ａｌ．（Ｊｏｕｒｎａｌ ｏｆ Ｃｒｙｓｔａｌ Ｇｒｏｗｔｈ ｖｏｌ．２２５（２００１）ｐ．１５０） Ｒ．Ｐａｓｚｋｉｅｗｉｃｚ ｅｔ ａｌ．（Ｊｏｕｒｎａｌ ｏｆ Ｃｒｙｓｔａｌ Ｇｒｏｗｔｈ ｖｏｌ．３１０（２００８）ｐ．４８９１）
例えば、特許文献１に開示されているように従来技術によれば、上記の窒化ガリウム系層の作製方法で作製された発光ダイオードの高い欠陥密度が存在するという課題を解決するため、エピタキシャル横方向オーバーグロース方法（ＥＬＯＧ）により、窒化ガリウム層の欠陥密度を著しく低減させる。先ず、この従来技術の方法は、フォトリソグラフィとエッチング工程により、サファイア基板の上方にパターンを有する二酸化珪素層を形成した後、有機金属化学気相成長法（ＭＯＣＶＤ）による成長させた選択エピタキシャル膜（Ｓｅｌｅｃｔｉｖｅｌｙ Ｅｐｉｔａｘｙ）の複雑なメカニズムを制御することにより、欠陥密度を１ｘ１０７ｃｍ−２以下までに低減させることができるが、この方法による成長膜厚が１０μｍ以上に達することが必要であるため、生産コストが高いという課題がまた残されている。また、特許文献２に開示されたようなサファイア基板の上方に凹凸パターンを形成し（ｐａｔｔｅｒｎｅｄ ｓａｐｐｈｉｒｅ ｓｕｂｓｔｒａｔｅ）、エピタキシャル横方向オーバーグロース法と組み合わせる技術手段がある。この特許文献に開示されている技術手段は、欠陥密度を１ｘ１０８ｃｍ−２以下に低減することができるが、凹凸パターンを形成する均整度と密度の制御が難しいことから、不良要因の把握が困難になっていって、生産良率の管理が困難である。
また、特許文献３に示されている窒化ガリウム系発光ダイオードの構造によれば、酸化亜鉛基板の上方に格子整合された窒化アルミニウムインジウムガリウム層または窒化燐化アルミニウムガリウム層の構造を形成する。酸化亜鉛と窒化ガリウムとも六方晶系であるウルツ鉱（ｗｕｒｔｚｉｔｅ）構造である。なお、酸化亜鉛の格子定数はａ＝３.２５Å、ｃ＝５.２Åであり、窒化ガリウムの格子定数はａ＝３.１８７Å、ｃ＝５.１８８Åである。燐、インジウムおよびアルミニウムなどの成分を適宜付け加えて、形成される化合物は、格子定数が酸化亜鉛との整合できることから、格子不整合による欠陥密度を低減することができる。よって、酸化亜鉛より形成する窒化ガリウム系層の基板は、欠陥密度を低減することができる長所を持つ。
また、非特許文献１であるＴ．Ｄｅｔｃｈｐｒｏｈｍ ｅｔ ａｌ．（Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ Ｖｏｌ．６１（１９９２）ｐ．２６８８）の論文によれば、サファイア基板に酸化亜鉛層を緩衝層とし、形成された後に、続いて、気相エピタキシャル成長法（ＨＶＰＥ）により、酸化亜鉛緩衝層の上方に、窒化ガリウム層を形成する。得られた窒化ガリウム層を室温下で、その特性を測量したところ、背景濃度９ｘ１０１５〜４ｘ１０１６ｃｍ−３であり、遷移率が４２０〜５２０ｃｍ２Ｖ−１Ｓ−１である高品質を有する薄膜層が得られる。また、非特許文献２であるＰ.Ｃｈｅｎ ｅｔ ａｌ．（Ｊｏｕｒｎａｌ ｏｆ Ｃｒｙｓｔａｌ Ｇｒｏｗｔｈ ｖｏｌ．２２５（２００１）ｐ．１５０）の論文によれば、シリコン基板の上方にトリメチルアルミニウム前駆物質（ＴＭＡｌ ｐｒｅｃｕｒｓｏｒ）により、アルミニウム層を濡れ層（ｗｅｔｔｉｎｇ ｌａｙｅｒ）とし、形成された後に、アンモニアガスを供給して、この濡れ層を窒化処理し、窒化アルミニウム緩衝層をエピタキシャル成長法で成長させる。その後、この窒化アルミニウム緩衝層の上方にはさらに、窒化ガリウム層を引き続き成長させる。得られた窒化ガリウム層を室温下で、その特性を測量したところ、背景濃度が約１.３ｘ１０１７ｃｍ−３であり、遷移率が約２１０ｃｍ２Ｖ−１Ｓ−１である薄膜層が得られる。
さらに、特許文献４に開示されているシリコン基板の上方に窒化ガリウム系層を成長させる方法によれば、シリコン基板の上方に酸化亜鉛層を形成して緩衝層とする。続いて、成長温度を６００℃以下の温度において、窒化ガリウム系層を形成した後、成長温度を６００℃以上の温度において、窒化ガリウム系層をエピタキシャル成長法で成長する。前記特許文献４においては、さらに別の方法が開示されており、６００℃以下の成長温度において、エピタキシャル成長法を施す前に、酸化亜鉛緩衝層の上方にトリエチルガリウム（ＴＥＧａ）により表面処理した後に、アンモニアガスを供給して反応させ、窒化ガリウム系層を持続的に成長させる。
また、非特許文献３であるＲ．Ｐａｓｚｋｉｅｗｉｃｚ ｅｔ ａｌ．（Ｊｏｕｒｎａｌ ｏｆ Ｃｒｙｓｔａｌ Ｇｒｏｗｔｈ ｖｏｌ．３１０（２００８）ｐ．４８９１）の論文によれば、シリコン基板の上方に酸化亜鉛層を緩衝層として形成し、成長温度勾配の窒化ガリウムと、窒化アルミニウムの多層構造を形成した後に、１０００℃以上の高温環境において、窒化ガリウム層をこの温度勾配の多層構造の上方にエピタキシャル成長法により形成しているため、クラックしていない、膜厚が２μｍを超える窒化ガリウム層が得られる。
上記したような従来技術に開示されている技術特徴をまとめれば、窒化ガリウム層の結晶品質を高めるためには、エピタキシャル成長法の成長温度を１０００℃以上に保持する必要がある。しかし、酸化亜鉛が基板また緩衝層として使用する場合には、酸化亜鉛の表面原子層の安定度が保持できれば、高品質の窒化ガリウム層の取得に役立つ。よって、本発明者らは、業界に長年身を置いている発光ダイオード関連製品の研究開発の経験に基づき、よい改善案を検討し、鋭意研究を行なった結果、本発明に係る窒化ガリウム系発光ダイオードの結晶品質を高める方法を提案し、これは窒化ガリウム系発光ダイオードの発光効率を上げるにも応用でき、産業上の利用価値を持つ発明である。
本発明の一態様においては、酸化亜鉛系半導体層の上方に、複数回の交互に重ね合せて構成する濡れ層およびこの濡れ層に対し、窒化処理を行う方法により、遷移層を形成する。これによって、持続的に成長する窒化ガリウム系半導体層の結晶品質を高める、窒化ガリウム系化合物半導体の作製方法を提供することが本発明の一目的である。
本発明の別の態様においては、酸化亜鉛系半導体層の上方に、第１温度において、濡れ層を形成し、さらに第２温度下において、この濡れ層の窒化処理を行う。上記のようなステップを交互に複数回の処理を繰り返して、遷移層を形成することにより、持続的に成長する窒化ガリウム半導体層の結晶品質を高める、窒化ガリウム系化合物半導体の作製方法を提供することが、本発明の別の目的である。また、第２温度は、第１温度以上の温度を含む。
本発明のさらに別の態様においては、酸化亜鉛系半導体層の上方に、第１温度において、第１遷移層を形成し、さらに、第２温度において、第２遷移層を形成する持続的に成長する窒化ガリウム半導体層の結晶品質を高める、窒化ガリウム系化合物半導体の作製方法を提供することが、本発明のさらに別の目的である。また、第２遷移層を形成する温度は、第１遷移層を形成する温度以上の温度を含む。
本発明のさらに別の態様においては、酸化亜鉛系半導体層の上方に、複数回の交互に重ね合せて異なる濡れ層を形成するステップとこれらの濡れ層の窒化処理のステップを行う。上記のようなステップを交互に複数回の処理を繰り返えせば、遷移層を形成することにより、持続的に成長する窒化ガリウム半導体層の結晶品質を高める、窒化ガリウム系化合物半導体の作製方法を提供することが、本発明のさらに別の目的である。
本発明のさらに別の態様においては、酸化亜鉛系半導体層の上方に、濡れ層を形成するステップとこの濡れ層の窒化処理を行うことにより、遷移層を形成する窒化ガリウム系化合物半導体の作製方法を提供することが、本発明のさらに別の目的である。この方法は酸化亜鉛系半導体の表面層を保護する機能を有し、また、緩衝層として使用することもできることから、持続的に成長する窒化ガリウム系半導体層の結晶品質を高める。
本発明の作製方法を示す流れ図である。 本発明の別の作製方法を示す流れ図である。 本発明の第１の実施態様に係る構造について模式的な断面図である。 本発明の第２の実施態様に係る構造について模式的な断面図である。 本発明の第３の実施態様に係る構造について模式的な断面図である。 本発明の第４の実施態様に係る構造について模式的な断面図である。 本発明の第５の実施態様に係る構造について模式的な断面図である。 本発明の第６の実施態様に係る構造について模式的な断面図である。 本発明の第１の実施態様に係る構造のＸＲＤ測定によるスペクトル図である。 本発明の第１の実施態様に係る構造を示す断面ＴＥＭ図である。 本発明の酸化亜鉛系半導体層を有する発光ダイオードの応用する実施態様に係る構造について模式的な断面図である。 本発明の発光ダイオードの応用する実施態様についての電気励起光を示すスペクトル図である。
前記した本発明の技術手段、特長および効果については、主に以下の参考図面に沿っての実施形態の詳細説明により明らかになろう。
図１に示すような本発明の作製方法の流れ図を参照し、以下のステップを含む。
ステップＳ１１は、酸化亜鉛系半導体層を提供するステップである。
ステップＳ１２は、濡れ層をその酸化亜鉛系半導体層の上方に形成するステップである。
ステップＳ１３は、その濡れ層を窒化処理させて遷移層を形成するステップである。
ステップＳ１４は、窒化ガリウム系半導体層をその遷移層の上方に形成するステップである。
なお、ステップＳ１１においては、さらに酸化亜鉛系半導体層を異なる基板の上方に形成するステップを含む。また、ステップＳ１２とステップＳ１３を繰り返すことにより、濡れ層を形成するステップおよびこの濡れ層の窒化処理を行うステップを繰り返せることにより、交互に重ね合わせて構成される構造である。また、ステップＳ１４においては、異なる多段階エピタキシャル成長条件により、窒化ガリウム系半導体層を形成する手段をさらに含む。
図２に示すような本発明の別の作製方法の流れ図を参照し、主に以下のステップを含む。
ステップＳ２１は、酸化亜鉛系半導体層を提供するステップ。
ステップＳ２２は、第１濡れ層をその酸化亜鉛系半導体層の上方に形成し、さらにその第１濡れ層の窒化処理を行うことにより、第１遷移層を酸化亜鉛系半導体層の上方に形成するステップ。
ステップＳ２３は、第２濡れ層をその第１遷移層の上方に形成し、さらにその第２濡れ層の窒化処理を行うことにより、第２遷移層を第１遷移層の上方に形成するステップ。
ステップＳ２４は、窒化ガリウム系半導体層をこの第２遷移層の上方に形成するステップ。
また、ステップＳ２１においては、さらに酸化亜鉛系半導体層を異なる基板の上方に形成するステップを含む。また、ステップＳ２２とステップＳ２３を繰り返すことにより、第１遷移層を形成するステップと第２遷移層を形成するステップを繰り返せることにより、交互に重ね合わせて構成される構造である。また、ステップＳ１４においては、異なる多段階エピタキシャル成長条件により、窒化ガリウム系半導体層を形成する手段をさらに含む。
本発明の実施態様を採用する技術手段および構造をより理解できるためには、好ましい実施態様と上記の流れ図を参照して行う以下の詳細説明から、より明確に理解できるであろう。
図３に示すような本発明の第１の実施態様に係る構造について模式的な断面図を参照する。この図において、主要な構造は、基板１０、酸化亜鉛系半導体層１２、遷移層１４および窒化ガリウム系半導体層１６を含む。また、基板１０は、サファイア、炭化珪素、酸化マグネシウム、酸化ガリウム、酸化リチウムガリウム、酸化リチウムアルミニウム、スピネル、珪素、ゲルマニウム、ガリウムヒ素、リン化ガリウム、ガラスおよびホウ化ジルコニウムのいずれかから選択し、使用することができる。また、原子層エピタキシー法、化学気相エピタキシャル成長法、分子線エピタキシー法、パルスレーザー堆積法あるいは高周波スパッタリング法により、基板１０の上方に膜厚が約１０ｎｍ〜５００ｎｍの酸化亜鉛系半導体層１２が形成される。図１の流れ図を参照し、以下、遷移層１４の形成方法を説明する。遷移層１４の形成方法は、以下の通りである。 図１の流れを参照し、ステップＳ１２において、酸化亜鉛系半導体層１２を有する基板１０を有機金属化学気相エピタキシャル反応チャンバーに入れて窒素ガスを供給し、続いて、反応チャンバーの温度を５５０℃までに上昇させ、約５分間安定させる。それから、トリメチルアルミニウム前駆物質を約１５秒間酸化亜鉛系半導体層１２の上方に供給して、アルミニウム金属濡れ層を形成する。それで、ステップＳ１３において、トリメチルアルミニウム前駆物質の供給を止め、反応チャンバーの温度を８５０℃までに上昇させ、約１分間安定させ、アンモニアガスを約３０秒間供給し、濡れ層の窒化処理を行う。続いて、アンモニアガスの供給を止め、反応チャンバーの温度を５５０℃までに降下させた後に、約１分間を安定させてから、前記ステップＳ１２とステップＳ１３を３０回繰り返して遷移層１４を形成する。前記した通りに、ステップＳ１２の前駆物質は、トリメチルガリウム（ＴＭＧａ）、トリメチルインジウム（ＴＭＩｎ）、トリエチルアルミニウム（ＴＥＡｌ）、トリエチルガリウム（ＴＥＧａ）またはトリエチルインジウム（ＴＥＩｎ）のいずれかであってもよい。ステップＳ１３の前駆物質は、ジメチルヒドラジンまたはターシャリーブチルヒドラジンのいずれかであってもよい。それで、窒化ガリウム系半導体層１６は、ＢＡｌＩｎＧａＮＰまたはＢＡｌＩｎＧａＮＡｓからなる。ステップＳ１４において、エピタキシャル成長の条件温度が８５０〜１０５０℃であり、トリメチルＸ（Ｘは、周期表のＶ族材料を示す。）、アンモニアガス、リン化水素などの前駆物質を同時に供給し、膜厚が１〜４μｍである窒化ガリウム系半導体層を形成する。ステップＳ１４は、従来技術に類似しており、ほかの類似する技術手段としては、一つのステップであるステップＳ１４を８５０℃〜９５０℃の温度下で、膜厚が１〜２μｍである窒化ガリウム系半導体層を形成する、および９５０℃〜１０５０℃の温度下で、膜厚が１〜２μｍである窒化ガリウム系半導体層を形成するといった二つのステップに分ける。
図４に示すような本発明の第２の実施態様に係る構造について模式的な断面図を参照する。この図において、主要な構造は、基板１０、酸化亜鉛系半導体層１２、第１遷移層２４、第２遷移層２６および窒化ガリウム系半導体層１６を含む。また、基板１０、酸化亜鉛系半導体層１２および窒化ガリウム系半導体層１６は、上記の実施態様と同じものを選択する。また、遷移層の前駆物質においても、上記の実施態様に開示されるもののいずれかを選択する。第２遷移層２６を形成する温度は、第１遷移層２４を形成する温度以上の温度を含む。それらの遷移層を形成する方法では下記の通りである。ステップＳ２１において、酸化亜鉛系半導体層１２を有する基板１０を有機金属化学気相エピタキシャル反応チャンバーに入れて窒素ガスを供給し、続いて、ステップＳ２２において、反応チャンバーの温度を５５０℃までに上昇させ、約５分間安定させる。それから、トリメチルアルミニウム前駆物質を約１５秒間酸化亜鉛系半導体層１２の上方に供給して、濡れ層を形成する。それで、トリメチルアルミニウム前駆物質の供給を止め、ジメチルヒドラジンを約３０秒間供給し、濡れ層の窒化処理を行う。続いて、前記ステップを１５回繰り返して第１遷移層２４を形成する。それから、ステップＳ２３において、反応チャンバーの温度を８５０℃までに上昇させた後に、約５分間を安定させてから、前駆物質であるトリメチルアルミニウムを約１５秒間、酸化亜鉛系半導体層１２の上方に供給して、濡れ層を形成する。それで、トリメチルアルミニウム前駆物質の供給を止め、ジメチルヒドラジンを約３０秒間供給し、濡れ層の窒化処理を行う。その後に、１５回前記ステップを繰り返して第２遷移層２６を形成する。
図５に示すような本発明の第３の実施態様に係る構造について模式的な断面図を参照する。この図において、主要な構造は、基板１０、酸化亜鉛系半導体層１２、第１遷移層３４、第２遷移層３６および窒化ガリウム半導体層１６を含む。また、基板１０、酸化亜鉛系半導体層１２および窒化ガリウム系半導体層１６は、上記の第１の実施態様と同じものを選択する。また、遷移層を形成する前駆物質においても、上記の第１の実施態様に開示されるもののいずれかを選択する。第１遷移層３４を形成する方法は、第２の実施態様に開示されるステップＳ２２と同じであり、第２遷移層３６を形成する方法は、第１遷移層３４を形成した後に、同じの８５０℃温度下の反応チャンバーの条件温度下で、トリメチルガリウム前駆物質を約１５秒間第１遷移層３４の上方に供給し、濡れ層を形成する。その後、トリメチルガリウム前駆物質の供給を止め、ジメチルヒドラジンを約３０秒間供給し、濡れ層の窒化処理を行う。その後に、１５回前記ステップを繰り返して第２遷移層３６を形成する。
図６に示すような本発明の第４の実施態様に係る構造について模式的な断面図を参照する。この図において、主要な構造は、基板１０、酸化亜鉛系半導体層１２、第１遷移層４４、第２遷移層４６および窒化ガリウム系半導体層１６を含む。また、基板１０、酸化亜鉛系半導体層１２および窒化ガリウム系半導体層１６は、上記の第１の実施態様と同じものを選択する。また、遷移層を形成する前駆物質においても、上記の第１の実施態様に開示されるもののいずれかを選択する。第１遷移層４４および第２遷移層４６を形成する方法は、上記の第２の実施態様に類似しておるが、唯、ステップＳ２３において使用する前駆物質をトリメチルアルミニウムからトリメチルガリウムに変換して、第２遷移層４６を形成する。
図７に示すような本発明の第５の実施態様に係る構造について模式的な断面図を参照する。この図において、主要な構造は、凹凸パターンを形成した基板１０、酸化亜鉛系半導体層１２、第１遷移層５４および窒化ガリウム系半導体層１６を含む。また、酸化亜鉛系半導体層１２および窒化ガリウム系半導体層１６は、上記の第１の実施態様と同じものを選択する。また、遷移層を形成する前駆物質においても、上記の第１の実施態様に開示されるもののいずれかを選択する。第１遷移層５４を形成する方法は、上記の第２の実施態様に類似しておる。唯、第１遷移層５４を形成した後は、さらに別の第２遷移層を形成してもよい。その第２遷移層を形成する方法は、上記の第２の実施態様ないし第４の実施態様においての第２遷移層２６、第２遷移層３６または第２遷移層４６に類似してもよい。
図８に示すような本発明の第６の実施態様に係る構造について模式的な断面図を参照する。この図において、主要な構造は、基板１０、凹凸パターンを形成した酸化亜鉛系半導体層１２０、第１遷移層５４および窒化ガリウム系半導体層１６を含む。また、基板１０および窒化ガリウム系半導体層１６は、上記の第１の実施態様と同じものを選択する。また、遷移層を形成する前駆物質においても、上記の第１の実施態様に開示されるもののいずれかを選択する。第１遷移層５４を形成する方法は、上記の第２の実施態様に類似しておる。唯、第１遷移層５４を形成した後は、さらに別の第２遷移層を形成しても良い。その第２遷移層を形成する方法は、上記の第２の実施態様ないし第４の実施態様においての第２遷移層２６、第２遷移層３６または第２遷移層４６に類似しもよい。
図９に示すような本発明の第１の実施態様に係る構造のＸＲＤ測定によるスペクトル図を参照する。
図１０に示すような本発明の第１の実施態様に係る構造を示す断面ＴＥＭ図を参照する。
図１１に示すような本発明の酸化亜鉛系半導体層を有する発光ダイオードの応用する実施態様に係る構造について模式的な断面図を参照する。その構造においは、サファイア基板１００、酸化亜鉛系半導体層１０１、遷移層１０２、ドープしていない窒化ガリウム系半導体層１０３、Ｎ型ドープした窒化ガリウムのオーム接触層１０４、窒化インジウムガリウム多重量子井戸構造発光層１０５、Ｐ型ドープした窒化アルミニウムガリウムのクラッド層１０６およびＰ型ドープした窒化ガリウムのオーム接触層１０７を含む。前記構造を形成する方法は、以下説明の通りである。原子層エピタキシャル成長法より、膜厚が約１８０ｎｍである酸化亜鉛系半導体層１０１をサファイア基板１００の上方に形成する。それから、酸化亜鉛系半導体層１０１を有するサファイア基板１００を有機金属化学気相エピタキシャル反応チャンバーに入れて、第２の実施態様に示すような第１遷移層および第２遷移層の形成方法で、遷移層１０２を形成する。それで、反応チャンバーの温度が８５０℃である温度条件下で、前駆物質、アンモニアガスおよびトリメチルガリウムを同時に供給して、膜厚が約１μｍであるドープしていない窒化ガリウム半導体層を形成する。続いて、反応チャンバーの温度が９８０℃である温度条件下で、膜厚が１μｍであるドープしていない窒化ガリウム半導体層を再び形成し、このように、ドープしていない窒化ガリウム半導体層１０３の形成を完成する。続いて、反応チャンバーの温度が１０３０℃である温度条件下で、シランをドープした前駆物質を供給し、膜厚が３μｍであるドープした窒化ガリウムのオーム接触層１０４を形成する。それから、前駆物質の供給を止めて、アンモニアガスおよび窒素ガスを反応チャンバーにて保持すれば、反応チャンバーの温度が８００℃までに降下して、トリメチルガリウム前駆物質および窒素ガスを供給して、膜厚が１２.５μｍである窒化ガリウムの障壁層を形成する。それで、同じ条件を保持したままで、トリメチルインジウム、トリメチルガリウムおよびアンモニア前駆物質を同時に供給して、膜厚が２.５μｍである窒化インジウムガリウム多重量子井戸を形成して、前記ステップを複数回に繰り返して多重量子井戸構造である発光層１０５を形成する。発光層１０５の形成を完成した後に、前駆物質の供給を止め、アンモニアガスと窒素ガスのみを反応チャンバーに保持したまま、温度が９８０℃までに上昇したの温度条件で、窒素ガスを水素ガスに変換して、温度および流量が安定した後、ビス(シクロペンタジエニル)マグネシウム、トリメチルアルミニウム、トリメチルガリウム前駆物質を供給し、膜厚が３５ｎｍであるＰ型ドープした窒化アルミニウムガリウムのクラッド層１０６を形成する。最後に、トリメチルアルミニウムの供給を止め、続いて膜厚が０.２５μｍであるＰ型ドープした窒化ガリウムのオーム接触層１０７を形成する。以上説明した通りに、酸化亜鉛単結晶層を有する発光ダイオードの応用する実施態様のエピタキシャル構造の形成を完成した後に、従来技術に係る水平電極のチップ製造プロセスにより、窒化ガリウム系発光素子の作成が完成できる。図１２に示すような本発明の発光ダイオードの応用する実施態様についての電気励起光を示すスペクトル図を参照する。
以上は実施態様の列挙であり、本発明になんらの制限を加わるものではない。本発明の精神と範囲を逸脱しない限り、その等効果修正又は変更は、なお、本明細書特許請求の範囲に含まれるものとする。
１０：基板
１２、１０１：酸化亜鉛系半導体層
１４、１０２：遷移層
１６：窒化ガリウム系半導体層
２４、３４、４４、５４：第１遷移層
２６、３６、４６：第２遷移層
１００：サファイア基板
１０３：ドープしていない窒化ガリウム系半導体層
１０４：Ｎ型ドープした窒化ガリウムのオーム接触層
１０５：窒化インジウムガリウム多重量子井戸構造発光層
１０６：Ｐ型ドープした窒化アルミニウムガリウムのクラッド層
１０７：Ｐ型ドープした窒化ガリウムのオーム接触層
１２０：凹凸パターンを形成した酸化亜鉛系半導体層
Ｓ１１−Ｓ１４：流れ図
Ｓ２１−Ｓ２４：流れ図

Claims (22)

  1. 窒化ガリウム系化合物半導体の作製方法において、
    酸化亜鉛系半導体層を提供するステップと、
    濡れ層を前記酸化亜鉛系半導体層の上方に形成するステップと、
    前記濡れ層の窒化処理を行うステップと、
    前記濡れ層を形成するステップおよび前記濡れ層の窒化処理を行うステップを繰り返して遷移層を形成するステップと、
    窒化ガリウム系半導体層を前記遷移層の上方に形成するステップと、
    を含む、
    前記遷移層は、窒化ガリウム半導体層をエピタキシャル成長法で成長する際の緩衝層であることを特徴とする、窒化ガリウム系化合物半導体の作製方法。
  2. 前記濡れ層を形成するステップにおいては、トリメチルアルミニウム、トリメチルガリウム、トリメチルインジウム、トリエチルアルミニウム、トリエチルガリウムまたはトリエチルインジウムのいずれかの前駆物質を使用することを特徴とする請求項１に記載の窒化ガリウム系化合物半導体の作製方法。
  3. 前記濡れ層の窒化処理を行うステップにおいては、アンモニアガス、ジメチルヒドラジンまたはターシャリーブチルヒドラジンのいずれかの前駆物質を使用することを特徴とする請求項１に記載の窒化ガリウム系化合物半導体の作製方法。
  4. 前記遷移層を形成する温度が９００℃以下であることを特徴とする請求項１に記載の窒化ガリウム系化合物半導体の作製方法。
  5. 前記窒化ガリウム系半導体層を形成するための好ましい温度範囲が８５０℃〜１０５０℃であることを特徴とする請求項１に記載の窒化ガリウム系化合物半導体の作製方法。
  6. 前記窒化ガリウム系半導体層は異なるバルク基板の上方に形成することを特徴とする請求項１に記載の窒化ガリウム系化合物半導体の作製方法。
  7. 前記異なるバルク基板は、サファイア、炭化珪素、酸化マグネシウム、酸化ガリウム、酸化リチウムガリウム、酸化リチウムアルミニウム、スピネル、珪素、ゲルマニウム、ガリウムヒ素、リン化ガリウム、ガラスまたはホウ化ジルコニウムのいずれかを含むことを特徴とする請求項６に記載の窒化ガリウム系化合物半導体の作製方法。
  8. 前記バルク基板は、さらに凹凸パターンを形成した表面を含むことを特徴とする請求項６に記載の窒化ガリウム系化合物半導体の作製方法。
  9. 前記酸化亜鉛系半導体層は、酸化亜鉛単結晶バルク基板であることを特徴とする請求項１に記載の窒化ガリウム系化合物半導体の作製方法。
  10. 前記遷移層を形成する方法は、さらに第１温度下で、濡れ層を前記酸化亜鉛系半導体層の上方に形成し、第２温度下で、前記濡れ層の窒化処理を行うことを特徴とする請求項１に記載の窒化ガリウム系化合物半導体の作製方法。
  11. 前記第２温度は、前記第１温度以上の温度を含むことを特徴とする請求項１０に記載の窒化ガリウム系化合物半導体の作製方法。
  12. 前記酸化亜鉛系半導体層は、さらに凹凸パターンを形成した表面を含むことを特徴とする請求項１に記載の窒化ガリウム系化合物半導体の作製方法。
  13. 窒化ガリウム系化合物半導体の作製方法において、
    酸化亜鉛系半導体層を提供するステップと、
    第１濡れ層を形成するステップおよび前記第１濡れ層の窒化処理を行うステップを複数回に繰り返すことで、第１遷移層を前記酸化亜鉛系半導体層の上方に形成するステップと、
    第２濡れ層を形成するステップおよび前記第２濡れ層の窒化処理を行うステップを複数回に繰り返すことで、第２遷移層を前記第１遷移層の上方に形成するステップと、
    窒化ガリウム系半導体層を前記第２遷移層の上方に形成するステップ、
    を含む窒化ガリウム系化合物半導体の作製方法。
  14. 前記第２遷移層を形成する温度は、前記第１遷移層を形成する温度以上の温度を含むことを特徴とする請求項１３に記載の窒化ガリウム系化合物半導体の作製方法。
  15. 前記第１濡れ層を形成するステップにおいては、トリメチルアルミニウム、トリメチルガリウム、トリメチルインジウム、トリエチルアルミニウム、トリエチルガリウムまたはトリエチルインジウムのいずれかの前駆物質を使用することを特徴とする請求項１３に記載の窒化ガリウム系化合物半導体の作製方法。
  16. 前記第２濡れ層を形成するステップにおいては、トリメチルアルミニウム、トリメチルガリウム、トリメチルインジウム、トリエチルアルミニウム、トリエチルガリウムまたはトリエチルインジウムのいずれかの前駆物質を使用することを特徴とする請求項１３に記載の窒化ガリウム系化合物半導体の作製方法。
  17. 前記第１遷移層の形成するステップおよび前記第２遷移層の濡れ層の窒化処理を行うステップにおいては、アンモニアガス、ジメチルヒドラジンまたはターシャリーブチルヒドラジンのいずれかの前駆物質を使用することを特徴とする請求項１３に記載の窒化ガリウム系化合物半導体の作製方法。
  18. 前記酸化亜鉛系半導体層は、さらに凹凸パターンを形成した表面を含むことを特徴とする請求項１３に記載の窒化ガリウム系化合物半導体の作製方法。
  19. 提供した前記酸化亜鉛系半導体層は、凹凸パターンを形成した表面を有するバルク基板の上方に形成することを特徴とする請求項１３に記載の窒化ガリウム系化合物半導体の作製方法。
  20. 窒化ガリウム系化合物半導体の作製方法において、
    サファイア基板を提供するステップと、
    酸化亜鉛系半導体層を前記サファイア基板の上方に形成するステップと、
    濡れ層を前記酸化亜鉛系半導体層の上方に形成するステップと、
    前記濡れ層の窒化処理を行うステップと、
    前記濡れ層を形成するステップ及び前記濡れ層の窒化処理を行うステップを複数回に繰り返すことで、遷移層を前記酸化亜鉛系半導体層の上方に形成するステップと、
    ドープしていない窒化ガリウム系半導体層を前記遷移層の上方に形成するステップと、
    Ｎ型ドープした窒化ガリウムのオーム接触層を前記ドープしていない窒化ガリウム系半導体層の上方に形成するステップと、
    窒化インジウムガリウム多重量子井戸構造発光層を前記Ｎ型ドープした窒化ガリウムのオーム接触層の上方に形成するステップと、
    Ｐ型ドープした窒化アルミニウムガリウムのクラッド層を前記窒化インジウムガリウム多重量子井戸構造発光層の上方に形成するステップと、
    Ｐ型ドープした窒化ガリウムのオーム接触層を前記Ｐ型ドープした窒化アルミニウムガリウムのクラッド層の上方に形成するステップと、
    を含む、
    前記遷移層は、窒化ガリウム半導体層をエピタキシャル成長法で成長する際の緩衝層であることを特徴とする、窒化ガリウム系化合物半導体の作製方法。
  21. 前記遷移層を前記酸化亜鉛系半導体層の上方に形成するステップにおいては、トリメチルアルミニウム、トリメチルガリウム、トリメチルインジウム、トリエチルアルミニウム、トリエチルガリウムまたはトリエチルインジウムのいずれかの前駆物質を使用し、前記酸化亜鉛系半導体層の上方に濡れ層を形成するステップをさらに含むことを特徴とする請求項２０に記載の窒化ガリウム系化合物半導体の作製方法。
  22. 前記遷移層を形成するステップにおいては、さらにアンモニアガス、ジメチルヒドラジンまたはターシャリーブチルヒドラジンのいずれかの前駆物質を前記濡れ層の上方に供給し、前記濡れ層の窒化処理を行うステップをさらに含むことを特徴とする請求項２１に記載の窒化ガリウム系化合物半導体の作製方法。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4979810B2 (ja) * 2008-03-05 2012-07-18 パナソニック株式会社 発光素子
US20130026480A1 (en) 2011-07-25 2013-01-31 Bridgelux, Inc. Nucleation of Aluminum Nitride on a Silicon Substrate Using an Ammonia Preflow
US20130082274A1 (en) 2011-09-29 2013-04-04 Bridgelux, Inc. Light emitting devices having dislocation density maintaining buffer layers
US9178114B2 (en) 2011-09-29 2015-11-03 Manutius Ip, Inc. P-type doping layers for use with light emitting devices
US9012921B2 (en) 2011-09-29 2015-04-21 Kabushiki Kaisha Toshiba Light emitting devices having light coupling layers
US8664679B2 (en) 2011-09-29 2014-03-04 Toshiba Techno Center Inc. Light emitting devices having light coupling layers with recessed electrodes
US8698163B2 (en) 2011-09-29 2014-04-15 Toshiba Techno Center Inc. P-type doping layers for use with light emitting devices
US8853668B2 (en) 2011-09-29 2014-10-07 Kabushiki Kaisha Toshiba Light emitting regions for use with light emitting devices
KR101370624B1 (ko) * 2012-08-10 2014-03-10 한국해양대학교 산학협력단 가나이트 보호층을 이용한 질화갈륨 박막 제조방법
TWI552948B (zh) * 2015-06-05 2016-10-11 環球晶圓股份有限公司 半導體元件
TWI619854B (zh) * 2016-06-14 2018-04-01 光鋐科技股份有限公司 在氮化鋁鎵磊晶層上成長氮化鎵的方法
FR3059147B1 (fr) 2016-11-18 2019-01-25 Centre National De La Recherche Scientifique Heterostructures semi-conductrices avec structure de type wurtzite sur substrat en zno

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0874405A3 (en) * 1997-03-25 2004-09-15 Mitsubishi Cable Industries, Ltd. GaN group crystal base member having low dislocation density, use thereof and manufacturing methods thereof
CN1292458C (zh) * 1997-04-11 2006-12-27 日亚化学工业株式会社 氮化物半导体的生长方法、氮化物半导体衬底及器件
DE19855476A1 (de) * 1997-12-02 1999-06-17 Murata Manufacturing Co Lichtemittierendes Halbleiterelement mit einer Halbleiterschicht auf GaN-Basis, Verfahren zur Herstellung desselben und Verfahren zur Ausbildung einer Halbleiterschicht auf GaN-Basis
US6086673A (en) * 1998-04-02 2000-07-11 Massachusetts Institute Of Technology Process for producing high-quality III-V nitride substrates
JP3505405B2 (ja) * 1998-10-22 2004-03-08 三洋電機株式会社 半導体素子及びその製造方法
JP3809464B2 (ja) * 1999-12-14 2006-08-16 独立行政法人理化学研究所 半導体層の形成方法
JP2002110564A (ja) * 2000-10-02 2002-04-12 Japan Pionics Co Ltd 気相成長装置及び気相成長方法
US6645885B2 (en) * 2001-09-27 2003-11-11 The National University Of Singapore Forming indium nitride (InN) and indium gallium nitride (InGaN) quantum dots grown by metal-organic-vapor-phase-epitaxy (MOCVD)
US7001791B2 (en) * 2003-04-14 2006-02-21 University Of Florida GaN growth on Si using ZnO buffer layer
JP4468990B2 (ja) * 2004-09-27 2010-05-26 ガリウム エンタープライジズ ピーティーワイ リミテッド Ｉｉｉ族金属窒化膜を成長させるための方法および装置
KR100631905B1 (ko) * 2005-02-22 2006-10-11 삼성전기주식회사 질화물 단결정 기판 제조방법 및 이를 이용한 질화물 반도체 발광소자 제조방법
US7491626B2 (en) * 2005-06-20 2009-02-17 Sensor Electronic Technology, Inc. Layer growth using metal film and/or islands
TWI307558B (en) * 2006-09-27 2009-03-11 Sino American Silicon Prod Inc Method of facbricating buffer layer on substrate
US20090001416A1 (en) * 2007-06-28 2009-01-01 National University Of Singapore Growth of indium gallium nitride (InGaN) on porous gallium nitride (GaN) template by metal-organic chemical vapor deposition (MOCVD)
JP2009141085A (ja) * 2007-12-05 2009-06-25 Rohm Co Ltd 窒化物半導体素子

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