KR20160040525A - 흑연 기판 상의 iii-v족 또는 ii-vi족 화합물 반도체 막 - Google Patents

흑연 기판 상의 iii-v족 또는 ii-vi족 화합물 반도체 막 Download PDF

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Abstract

흑연 기판 상에 막을 포함하는 물질의 조성물에 관한 것으로서, 상기 막은 상기 기판 상에 에피택셜 성장한 것이며, 상기 막은 적어도 하나의 III-V족 화합물 또는 적어도 하나의 II-VI족 화합물을 포함한다.

Description

흑연 기판 상의 III-V족 또는 II-VI족 화합물 반도체 막{III-V OR II-VI COMPOUND SEMICONDUCTOR FILMS ON GRAPHITIC SUBSTRATES}
본 발명은 흑연 기판 상에 박막을 에피택셜 성장시키는 공정에 관한 것이다. 구체적으로, 본 발명은, 흑연 기판 상에 반도체 박막을 에피택셜 성장시키는 분자 빔 에피택시 기술을 채택한다. 이에 따라 형성되는 흑연 지지 반도체 박막이 본 발명의 추가 양태를 형성한다. 박막은, 바람직하게, 반도체 물질이며, 넓은 범위의 응용 분야, 예를 들어, 전자 산업 또는 태양전지 응용분야를 갖는다.
최근 몇 년에 걸쳐, 나노기술이 중요한 엔지니어링 분야로 됨에 따라 반도체에 대한 관심이 증가하였다. 반도체 기술이, 센서, 태양전지, LED 등의 다양한 전기 디바이스들에 있어서 중요하게 응용된다는 점을 알게 되었다.
서로 다른 많은 유형의 반도체들이 알려져 있는데, 일부는 막 형태로 된 것이다. 종래에는, 반도체 막이 반도체 자체와 동일한 기판 상에서 성장하였다(호모에피택셜 성장). 따라서, GaAs 상에서 GaAs가 성장하고, Si 상에서 Si가 성장하였다. 이는, 물론, 기판의 결정 구조와 성장하고 있는 반도체의 결정 구조 간의 격자 정합을 보장한다. 기판과 반도체 모두는 동일한 결정 구조를 가질 수 있다.
그러나, 기판과 동일한 물질을 사용하는 것도 매우 제한적이다. 또한, 필요로 하는 기판 물질이 고가일 수 있다. 또한, (001) 면 또는 (111) 면 등의 기판의 결정 구조 내의 특정한 면을 노출시키도록 기판을 절단할 필요가 있는 것이 일반적이다. 이는 어려울 수 있으며, 기판 비용을 증가시킨다.
그러나, 3원 반도체가 도입됨에 따라, 3원 반도체, 4원 반도체 등의 조성을 조정함으로써, GaAs, GaSb 및 InP 등의 2원 기판 상의 격자 정합을 달성할 수 있다. 따라서, 이는 기판과 성장하고 있는 막이 서로 다름에 따라 헤테로에피택셜 성장을 나타낸다.
또한, 부정형 에피층의 성장도 알려져 있다. 부정형 에피층에서는, 에피층과 기판 간의 (약 1%의) 격자 부정합으로 인해 에피층에 (약 1%의) 작은 스트레인(strain)이 존재한다. 부정형 에피층은, "임계 두께"라 칭하는 소정의 두께까지만 결함 없이 성장할 수 있고, 그 두께를 초과하게 되면 부정형 에피층이 "이완"되기 시작한다. 이완 동안, 에피층의 스트레인 에너지를 감소시키도록 에피층에 전위(dislocations)가 도입된다. 이러한 전위 풍부 층들은 반도체로서 제한적인 관심을 받게 된다.
에피층의 스트레인을 보상하는 한 방식은 "스트레인-층 초격자"를 성장시키는 것이었다. 이러한 스트레인-층 초격자는, 스트레인을 서로 보상하는 평형 격자 상수들이 서로 다른 두 개 이상의 물질의 에피층들을 교대로 포함한다. 따라서, 압축 스트레인과 인장 스트레인이 교대로 있는 층들이 성장할 수 있다. 일부 경우에, 이러한 스트레인-층 초격자는, 전체적인 초격자의 평균 격자 상수가 기판의 격자 상수와 일치하도록 맞춰질 수 있으므로, 매우 두껍게 성장할 수 있다.
그러나, 헤테로에피택셜 성장에 필요한 기판 물질들은, 쉽게 이용하지 못할 수 있으며, 또한, 고가일 수 있다.
따라서, 본 발명자들은, 반도체 박막을 성장시키기 위한 다른 기판 물질들, 구체적으로, 산업 규모 면에서 경제적으로 성공할 수 있는 값싼 기판을 추구하였다. 본 발명자들은, 반도체 박막을 반송하도록 흑연 기판, 특히, 그래핀을 사용하고자 하였다.
완벽한 그래핀은, 벌집형 결정 격자에 조밀하게 패킹된 sp2-결합된 탄소 원자들의 1-원자 두께의 평면 시트이다. 흑연의 결정 또는 "플레이크" 형태는 함께 적층된 많은 그래핀 시트들로 이루어진다. 그래핀은, 최근에 그래핀의 유리한 특성들 때문에 많은 주목을 받아왔다. 이것은, 경량이며, 투명하고, 매우 강력하고, 도전성을 갖는다. 따라서, 그래핀을 반도체 박막을 위한 지 지부로서 사용하는 것은 상당히 매력적이다.
Jiang 등의 Physical Review Letters 10 Feb 2012에는, 그래핀 상의 Sb2Te3 박막이 교시되어 있다. 이러한 막은, 분자 빔 에피택시에 의해 성장하며, 막 내의 진성 결함 또는 그래핀 기판에 기인한 도펀트로부터의 진성 결함 때문에 반도체이다.
그러나, 본 발명자들은, 완벽하게 다른 구조의 (III)/(V)족 또는 (II)/(VI)족 반도체를 Sb2Te3으로 형성하고자 하였다. Sb2Te3은 고립 전자쌍을 갖지 않으며, 따라서, 층간 접착성을 갖지 않는다. 따라서, 이것은, 흑연처럼, 얇게 벗겨지며, 매우 약한 반데르발스 힘에 의해 결정 구조의 한 층을 다음 층에 대하여 유지한다. 이것은 "2차원" 물질이다. Sb2Te3의 박막을 반송하는 것은, 층간 결합과 기판과의 상호 작용에 이용가능한 고립 전자쌍을 갖는 본 발명의 반도체의 박막 증착에 대하여 매우 어려운 과제를 제공하게 된다. 따라서, 본 발명의 반도체는 "3차원"이다.
본 발명은, 본 발명의 반도체들이 자유로운 고립 전자쌍들과 원자간 결합을 갖기 때문에 "3차원" 물질에 관한 것이다. 기판 상에 "3차원" 결정 막을 성장시킬 때, 응용 분야에 적합한 높은 구조적, 전자적, 및 광학적 품질의 단결정 막을 형성하도록 기판 상에 기판과 반도체 간의 격자 정합을 갖는 것이 핵심이다. 이러한 격자 정합이 없다면, 유용한 막이 형성되지 않는다. 따라서, 본 발명에서는, Sb2Te3에서는 상관없었던 격자 정합이 중요하다.
흑연 기판은 표면에 고립 전자쌍을 갖지 않고 실리콘과 GaAs 등의 통상적인 반도체에 비해 매우 짧은 원자 결합 길이를 가지므로, 핵생성 및 그 위의 막의 에피택셜 성장이 예상될 이유가 없다. 후술하는 바와 같이, 본 발명자들은, 반도체 원자들이 그래핀의 표면 상에 어떻게 위치하는지에 따라 흑연 기판과 일부 반도체 간에 뛰어난 격자 정합이 가능하다는 점을 인지하였다. 대안으로, 적절한 (II), (III), (V) 또는 (VI)족 원소들과 흑연 기판 간에 거의 격자 정합도 가능하다.
격자 정합이 존재하는 경우, 분자 빔 에피택시를 이용함으로써, 막 성장 면에서 뛰어난 결과를 제공하게 된다. 본 발명자들은, 일부 (III/V)족 또는 (II/VI)족 반도체가 그래핀에 대하여 뛰어난 격자 정합을 갖는다는 놀라운 점을 발견하였다. 대안으로, 격자 정합 베이스층을 이용하여 박막 성장 공정을 개시할 수 있고 이에 따라 흑연 기판 상에 박막을 형성할 수 있다.
따라서, 일 양태에 따르면, 본 발명은, 흑연 기판 상에 막을 포함하는 물질의 조성물을 제공하고, 상기 막은 상기 기판 상에 에피택셜 성장한 것이며, 상기 막은 적어도 하나의 III-V족 화합물 또는 적어도 하나의 II-VI족 화합물 또는 IV족 화합물을 포함하고, 바람직하게는, 적어도 하나의 III-V족 화합물 또는 적어도 하나의 II-VI족 화합물을 포함한다.
다른 일 양태에 따르면, 본 발명은 흑연 기판 상에 에피택셜 성장한 막을 제조하는 방법을 제공하고, 이 방법은,
(I) II-VI족 원소들 또는 III-V족 원소들 또는 IV족 원소들 또는 IV족 원소들을 바람직하게는 분자 빔을 통해 상기 흑연 기판의 표면에 제공하는 단계; 및
(II) 흑연 기판의 표면 상에 또는 IV족 화합물 상에 III-V족 또는 II-VI족 막을 에피택셜 성장시키는 단계를 포함한다.
또 다른 일 양태에 따르면, 본 발명은 흑연 기판 상에 에피택셜 성장한 막을 제조하는 방법을 제공하고, 이 방법은,
(I) 상기 기판 상에 베이스층 막을 제공하는 단계로서, 상기 베이스층 막은 그래핀의 격자 부정합에 대하여, 2.5% 이하, 바람직하게는 1% 이하의 격자 부정합을 갖는 원소 또는 화합물을 포함하고;
(II) III-V족 또는 II-VI족 막을 성장시키도록 상기 베이스층 막을 바람직하게는 분자 빔을 통해 II-VI족 원소들 또는 III-V족 원소들과 접촉시키는 단계를 포함한다.
또 다른 일 양태에 따르면, 본 발명은 흑연 기판 상의 막을 포함하는 물질의 조성물을 제공하고, 상기 조성물은,
(a) 흑연 기판,
(b) 그래핀의 격자 부정합에 대하여, 2.5% 이하, 1% 이하의 격자 부정합을 갖는 원소 또는 화합물을 포함하는 베이스층 막; 및
(c) III-V족 화합물 또는 II-VI족 화합물 또는 IV족 화합물, 바람직하게는, III-V족 화합물 또는 II-VI족 화합물의 막을 순서대로 포함한다.
또 다른 일 양태에 따르면, 본 발명은 흑연 기판 상의 막을 포함하는 물질의 조성물을 제공하고, 상기 조성물은,
(a) 흑연 기판,
(b) GaSb, InAs, AsSb, GaN, SbBi, AlAs, AlSb, CdSe 또는 Sb, 바람직하게는, GaSb, InAs, AsSb, GaN, SbBi 또는 Sb를 포함하는 베이스층 막; 및
(c) III-V족 화합물 또는 II-VI족 화합물 또는 IV족 화합물, 바람직하게는, III-V족 화합물 또는 II-VI족 화합물의 막을 순서대로 포함한다.
선택 사항으로, 흑연 기판의 표면은, 막의 에피택셜 성장을 향상시키도록 화학적으로/물리적으로 개질될 수 있다.
또 다른 일 양태에 따르면, 본 발명은 전술한 바와 같은 조성물, 예를 들면, 태양 전지를 포함하는 전자 기기와 같은 기기를 제공한다.
또 다른 일 양태에 따르면, 본 발명은 흑연 기판 상에 전술한 바와 같이 적어도 하나의 막을 성장시키기 위한 분자 빔 에피택시의 용도를 제공한다.
정의
III-V족 화합물이라는 것은, III족으로부터의 적어도 하나의 이온과 V족으로부터의 적어도 하나의 이온을 포함하는 화합물을 의미한다. 유사하게, II-VI족 화합물은 적어도 하나의 II족 이온과 적어도 하나의 VI족 이온을 포함하는 화합물이다. 본 출원에서, (II)족이라는 용어는 통상적인 (IIa) 주기와 (IIb) 주기 모두, 즉, 알칼리 토금속 계열과 원소들의 Zn 계열을 포함한다. 각 족, 예를 들어, InGaAs(즉, 3원 화합물) 등으로부터 하나보다 많은 이온이 존재할 수 있다. 4원 화합물 등도 존재할 수 있다.
IV족 화합물은 IV족, 바람직하게는, SiC와 같은 즉, C, Si, 또는 Ge으로부터 두 개 이상의 원소를 포함하는 화합물이다. 모든 실시예들에 있어서, 막은 바람직하게 III-V족 화합물 또는 II-VI족 화합물을 포함한다.
흑연 기판은, 그래핀 또는 그 유도체의 단일층 또는 다수의 층들로 구성된 기판이다. 그래핀이라는 용어는 벌집형 결정 구조에서 sp2-결합된 탄소 원자들의 평면 시트를 가리킨다. 그래핀의 유도체는 표면이 개질된 유도체이다. 예를 들어, 수소 원자들은 그래판(graphane)을 형성하도록 그래핀 표면에 부착될 수 있다. 다른 선택 사항은 클로로그래핀이다. 탄소 원자 및 수소 원자와 함께 그 표면에 부착된 산소 원자들이 있는 그래핀을 그래핀 산화물이라 한다. 또한, 화학적 도핑 또는 산소/수소 플라즈마 처리에 의해 표면 개질이 가능하다.
에피택시라는 용어는, "위"를 의미하는 그리스어 epi 및 "순서대로"를 의미하는 그리스어 taxis에 기원하고 있다. 막의 원자 배열은 기판의 결정학적 구조에 기초한다. 이것은 당해 분야에서 많이 사용되는 용어이다. 에피택셜 성장은, 본 명세서에서, 기판의 배향을 모방하는 기판 상의 막 성장을 의미한다.
분자 빔 에피택시(MBE)는 결정 기판 상에 증착물을 형성하는 방법이다. MBE 프로세스는 진공 상태에서 결정 기판을 가열하여 기판의 격자 구조에 에너지를 공급함으로써 수행된다. 이어서, 원자 또는 분자 질량 빔(들)이 기판의 표면으로 향한다. 위에서 사용한 원소라는 용어는 원자들, 분자들, 또는 그 원소의 이온들의 적용을 포함하려는 것이다. 지향된 원자들 또는 분자들이 기판의 표면에 도달하면, 지향된 원자들 또는 분자들은 에너지를 공급받은 기판의 격자 구조와 접하게 된다. MBE 프로세스는 상세히 후술한다. 시간 경과에 따라, 다가오는 원자들이 막을 형성한다.
기판 상에 형성되는 막은 바람직하게 연속적이다. 따라서, 이것은 일련의 이산적인 플래그들로서 간주될 수 없으며, 오히려, 그 막은 기판 표면의 적어도 50%와 같은 기판 표면의 일부에 걸쳐 형성된다. 그러나, 추가로 후술하는 바와 같이, 막은 마스크의 홀들에 증착될 수도 있다.
격자 부정합의 양은, 후술하는 바와 같이 반도체의 임의의 격자 상수를 갖는 그래핀의 임의의 격자 상수에 대하여 측정된다. 반도체 화합물 또는 원소가 그래핀의 격자 상수들 중 하나의 1% 내의 격자 상수를 갖는다면, 반도체는, 본 명세서에서 베이스층으로서 사용하는 데 적합하며, 또한, 흑연 기판 상에 직접 증착될 수 있다.
1%까지의 부정합은 격자 부정함에 가까운 것으로 하고, 0.1%까지의 부정합은 거의 완벽한 격자 정합으로 한다.
본 발명의 상세한 설명
본 발명은 흑연 기판 상에 박막을 에피택셜 성장시키는 것이다. 본 발명의 조성물은 기판 및 기판 상에 성장된 막 모두를 포함하고, 캐리어를 선택 사항으로서 포함한다.
에피택셜 성장한 막은 형성된 물질에 균질성을 제공하며, 이는 다양한 최종 특성들, 예를 들어, 기계적 특성, 광학적 특성, 또는 전기적 특성을 향상시킬 수 있다.
에피택셜 막은 기상 또는 액상 전구체로부터 성장할 수 있다. 기판이 시드 결정으로서 기능하기 때문에, 증착된 전구체는 기판의 격자 구조 및 배향과 동일한 격자 구조 띤 배향을 취할 수 있다. 이는, 단결정 기판 상에도 다결정 막 또는 비정질 막을 증착하는 다른 박막 증착 방법들과 다르다.
본 발명에서, 기판은 흑연 기판이고, 더욱 구체적으로는, 그래핀이다. 본 명세서에서 사용하는 바와 같이, 그래핀이라는 용어는, 벌집형(육각형) 결정 격자에 조밀하게 패킹된 sp2-결합된 탄소 원자들의 평면 시트를 가리킨다. 이 그래핀 기판은, 그래핀 또는 그 유도체의 10개 이하의 층, 바람직하게는, 5개 이하의 층(수층 그래핀이라 칭함)을 함유해야 한다. 특히 바람직하게는, 그래핀 기판은 그래핀의 하나의 원자 두께의 평면 시트이다.
흑연의 결정 또는 "플레이크" 형태는 함께 적층된 많은 그래핀 시트들(즉, 10개보다 많은 시트)로 이루어진다. 따라서, 흑연 기판이라는 것은, 하나의 또는 복수의 그래핀 시트로부터 형성된 것을 의미한다.
기판의 두께가 20nm 이하이면 바람직하다. 그래핀 시트들은, 평면간 간격이 0.335nm인 흑연을 형성하도록 적층된다. 기판은, 바람직하게, 이러한 층을 몇 개만 포함하며, 이상적으로는, 10nm 미만의 두께를 가질 수 있다. 더욱 바람직하게는, 5nm 이하의 두께를 가질 수 있다. 기판의 면적은 한정되지 않는다. 이 면적은, 0.5mm2 이상일 수 있고, 예를 들어, 10cm2에 이르는 것과 같은 5mm2 이상일 수 있다. 따라서, 기판의 면적은 실현예에 의해서만 한정된다.
막이 흑연 기판 상에서 성장할 수 있도록 흑연 기판이 지지될 필요가 있다는 것은 명백할 것이다. 그래핀 시트는, 종래의 반도체 기판, 금속, 및 투명 유리를 포함하는 임의의 종류의 물질 상에서 지지될 수 있다. 따라서, 유리 또는 금속 포일을 사용할 수 있다. 실리카 또는 SiC와 같은 Si 화합물을 사용하는 것이 특히 바람직하다. SiC를 사용하는 것이 특히 바람직한 실시예이다.
지지부는 불활성이어야 한다. 또한, 산화된 실리콘 웨이퍼 상에 증착된 금속 막 상에 직접 또는 금속 포일 상에 직접 흑연 기판을 성장시킬 수 있다. 이어서, 흑연 기판을 금속으로부터 에칭에 의해 분리하여 임의의 물질 상으로 쉽게 전사할 수 있다.
매우 바람직한 실시예에서, 흑연 기판은, Kish 흑연으로부터 박리되어 적층된 기판, 또는 고 순서화된 열분해 흑연(HOPG)이다. 대안으로, 흑연 기판은 예를 들어 Cu, Ni 또는 Pt로 형성된 금속 막 또는 포일 상에 화학적 기상 증착(CVD)-성장한 그래핀 기판일 수 있다.
흑연 기판이 개질 없이 사용된다면 바람직하지만, 흑연 기판의 표면은 개질될 수 있다. 예를 들어, 흑연 기판의 표면은 수소, 산소, NO2, 또는 이들의 조합의 플라즈마로 처리될 수 있다. 질소에 의한 처리도 가능하다. 기판 산화는 막 핵생성을 향상시킬 수 있다. 예를 들어, 막 성장 전에 순도를 보장하도록 기판을 미리 처리하는 것도 바람직할 수 있다. HF 또는 BOE 등의 강산성에 의한 처리는 선택 사항이다. 기판은 표면 불순물을 제거하도록 이소프로판올, 아세톤, 또는 n-메틸-2-피롤리돈으로 세척될 수 있다.
세척된 흑연 표면은 도핑에 의해 추가로 개질될 수 있다. FeCl3, AuCl3 또는 GaCl3 용액을 도핑 단계에서 사용할 수 있다. 이상적으로, 사용되는 흑연 기판은 양호한 도전체이어야 한다. 기판에 있는 임의의 불순물은 형성되는 반도체 막으로 추출될 수 있고, 이는 바람직하지 못할 수 있다. 기판에 불순물이 없다면 이 프로세스를 피하게 된다.
본 발명은 박막을 목표로 하고 있으므로, 흑연 기판이 매끄러운 점도 중요하다. 흑연 기판에는 결정립계가 없어야 하며, 바람직하게는, 가능한 A, B, 또는 C 유형의 적층된 그래핀 층들 중 한 개의 유형만이 흑연 기판의 표면에 존재한다. A, B, 또는 C 유형의 적층된 그래핀 층들 중 하나보다 많은 유형이 그 표면에 존재하면, 성장하고 있는 막의 서로 다른 섹션들이 위치 맞춤(in registry)되지 않을 것이고, 따라서 형성되고 있는 막에 결함을 야기할 것이다.
상당히 매끄러운 그래핀 지지 구조는, 예를 들어, Virojanadara, C.: Yakimova, R: Zakharov, A. A.; Johansson, L. I., Large homogeneous mono-bi-layer graphene on 6H-SiC(0001) and buffer layer elimination J. Phys. D: Appl. Phys. 2010, 43, 374010 등의 문헌에 교시되어 있다. SiC 및 Si 등의 캐리어들이 바람직하다.
흑연 기판, 이상적으로는, 얇은 흑연 기판을 사용하는 것은, 흑연 기판이 얇지만 매우 강력하고, 경량이며, 유연하고, 높은 도전성과 열 전도성을 가지므로, 본 발명에서 매우 유리하다. 흑연 기판은, 본 명세서에서 바람직하게 채택되는 작은 두께에서 투명하며, 불투과성 및 불활성을 갖는다.
반도체 막
상업용으로 중요한 박막을 제조하기 위해서는, 박막을 기판 상에 에피택셜 성장시키는 것이 핵심이다. 이는, 본 명세서에서, 그래핀 기판과 박막 간의 뛰어난 격자 정합을 보장함으로써 또는 선택 사항으로서 상세히 후술하는 바와 같이 베이스 층의 격자 정합을 통해 달성된다.
박막이 (큐빅 결정 구조를 위한) [111] 방향으로 또는 (육각형 결정 구조를 위한) [0001] 방향으로 성장하면 이상적이다. 전술한 바와 같이, 특정한 기판의 재료가 성장하고 있는 막과는 다른 그러한 기판으로 가능하다는 보장은 없다. 그러나, 본 발명자들은, 반도체 막의 원자들과 그래핀 시트의 탄소 원자들 간의 가능한 격자 정합을 결정함으로써 흑연 기판 상의 에피택셜 성장이 가능하다고 결정하였다.
그래핀 층들의 탄소-탄소 결합 길이는 약 0.142nm이다. 그래핀은 육각형 결정 형상을 갖는다. 본 발명자들은, 성장하고 있는 막 재료와 흑연 기판 간의 격자 부정합이 매우 작을 수 있으므로 흑연 기판이 반도체 막들이 성장할 수 있는 기판을 제공할 수 있다는 놀라운 사실을 알게 되었다.
본 발명자들은, 큐빅 결정 구조를 위한 [111] 방향으로 성장하고 있는 막의 (111) 면에서(또는 육각형 결정 구조를 위한 [0001] 방향으로 성장하고 있는 막의 (0001) 면에서) 흑연 기판의 육각형 대칭 및 반도체 원자들의 육각형 대칭 때문에, 성장하고 있는 막과 기판 간의 격자 정합을 달성할 수 있음을 알게 되었다.
도 1의 (a) 내지 (d)는, 격자 부정합이 발생하지 않는 방식으로 배치된 그래핀 층의 탄소 원자들의 육각형 격자 상부의 반도체 막의 (111)(또는 (0001)) 면에서의 반도체 원자들의 4개의 서로 다른 육각형 구조 구성을 도시한다. 본 발명자들은, 도 1의 (a)에서 화살표로 표시한 바와 같이, 그래핀 상부의 가능한 반도체 흡수 사이트로서, 1) 그래핀의 육각형 탄소 링들의 중심 위(H-사이트) 및 2) 탄소 원자들 사이의 브리지 위(B-사이트)를 고려하였다.
도면에서는, 반도체 원자들이 1) H- 및 B- 사이트들 상에 배치된 경우(도 1의 (a), (b), (d)) 및 H- 또는 B- 사이트들 상에 배치되는 경우(도 1의 (c))에 큐빅 결정의 (111) 면(또는 육각형 결정의 (0001) 면)에서의 반도체 원자들의 이상적인 격자-정합된 구성을 도시한다. 점선들은, (111) 면의 반도체 원자들의 격자의 육각형 대칭을 강조한다. 각 원자 구성에 대한 이러한 육각형들의 상대적 회전이 각 도면의 상부에 기입되어 있다. (도 1의 (a))와 (도 1의 (d))에 대해서는, 두 개의 상대적 배향이 가능한데, 각각 ±10.9°및 ±16.1°이다(+ 회전만이 화상에 표시되어 있다).
도 1의 (e)는 (a), (b), (c), (d)에서의 원자 구성에 대한 인공 격자-정합된 격자 상수를 도시한다. 점선과 실선은, 각각 이러한 격자들의 육각형(a1) 및 큐빅(a = a1 × √2) 결정 상들에 대응한다. 정사각형(■)과 육각형은, 각각 Si, ZnO, 및 2원 III-V 반도체들을 위한 큐빅 상과 육각형 상을 나타낸다.
도 1의 (a)에서와 같이 반도체 원자들이 교대로 있는 H- 사이트와 B- 사이트 위에 있는 경우, 큐빅 반도체 결정의 격자 상수 a(격자 상수 a는 세제곱 단위 전지의 측면 길이로서 정의됨)가 4.607Å이면 정확한 격자 정합을 달성할 수 있다. 몇 개의 2원 큐빅 반도체들은 이 값에 가까운 격자 상수를 갖지만, 가장 가까운 격자 상수는, AlN(a = 4.40Å) 및 GaN(a = 4.51Å)이다. 육각형 반도체 결정에 있어서, 격자 상수 a가 3.258Å인 경우 정확한 격자 정합을 달성한다. 몇 개의 2원 육각형 반도체들은 이 값에 가까운 격자 상수를 갖지만, 가장 가까운 격자 상수는, SiC(a1 = 3.07Å), AlN(a1 = 3.11Å), GaN(a1 = 3.19Å), 및 ZnO(a1 = 3.25Å) 결정이다.
도 1의 (b)에서와 같이 교대로 있는 H-사이트와 B-사이트 위에 반도체 원자들이 위치하는 경우, 큐빅 반도체 결정의 격자 상수 a가 1.422Å × 3/2 × sqr(6) = 5.225Å이라면 정확한 격자 정합을 달성할 수 있다. 이것은 GaP(a = 5.45Å), AlP(a = 5.45Å), InN(a = 4.98Å), 및 ZnS(a = 5.42Å)의 격자 상수에 가깝다. 육각형 반도체 결정에 대해서는, 격자 상수 a1이 1.422Å × 3/2 × sqr(3) = 3.694Å이라면 정확한 격자 정합을 달성할 것이다. 이것은 InN(a1 = 3.54Å) 결정 및 ZnS(a1 = 3.82Å) 결정의 격자 상수 a1에 가깝다.
도 1의 (c)에서와 같은 원자 구성에서는, 큐빅 반도체 결정의 격자 상수 a가 1.422Å(탄소 원자 거리) × 3 × sqr(2) = 6.033Å이라면 정확한 격자 정합을 달성할 수 있다. 이것은, InAs, GaAs, InP, GaSb, AlSb 및 AlAs와 같은 III-V족 화합물 및 MgSe, ZnTe, CdSe 및 ZnSe 반도체 결정과 같은 II-VI족 화합물의 격자 상수에 가깝다. 구체적으로, 이것은, InAs(a = 6.058Å), GaSb (a = 6.096Å) 및 AlSb(a = 6.136Å)와 같은 III-V족 화합물 및 ZnTe(a = 6.103Å) 및 CdSe(a = 6.052Å) 반도체 결정과 같은 II-VI 화합물의 격자 상수에 가깝다.
육각형 반도체 결정에 대해서는, 격자 상수 a1이 1.422Å(탄소 원자 거리) × 3 = 4.266Å이라면 정확한 격자 정합을 달성할 것이다. 이것은, II-VI 재료 CdS(a1 = 4.160Å)와 CdSe(a1 = 4.30Å) 결정의 육각형 형태의 격자 상수 a1에 가까우며, 이는 3원 반도체 CdSSe가 S의 소정의 몰분율에 대한 완벽한 격자 정합을 제공할 수 있음을 의미한다.
도 1의 (d)에서와 같이 반도체 원자들이 교대로 있는 H- 및 B- 사이트들 위에 위치하는 경우, 큐빅 반도체 결정의 격자 상수 a가 6.28Å이라면 정확한 격자 정합을 달성할 수 있다. 이것은 InSb(a = 6.479Å), MgTe(a = 6.42Å) 및 CdTe(a = 6.48Å)의 격자 상수에 가깝다.
예를 들어, InGaSb, InAsSb 및 AlInSb와 같은 일부 3원 화합물들은, InGaAsSb 및 AlInAsSb와 같은 일부 4원 화합들이 그러하듯이, 완벽한 격자 정합을 제공할 수 있다. 육각형 반도체 결정에 대해서는, 격자 상수 a1이 4.44Å이라면 정확한 격자 정합을 달성할 것이다. 이것은, InSb(a1 = 4.58Å), MgTe(a1 = 4.54Å) 및 CdTe(a1 = 4.58Å) 결정의 육각형 형태의 격자 상수 a1에 가깝다.
이론적으로 한정되지 않고서, 각각 [111] 결정 방향과 [0001] 결정 방향으로의 흑연층에서의 탄소 원자들의 육각형 대칭 및 큐빅 또는 육각형 반도체의 원자들의 육각형 대칭 때문에, 반도체 원자들이 흑연 기판의 탄소 원자들 위에 이상적으로는 육각형 패턴으로 위치하는 경우, 흑연 기판과 반도체 간의 가까운 격자 정합을 달성할 수 있다. 이는, 새롭고 놀라운 발견이며, 흑연 기판 상에서의 막의 에피택셜 성장을 가능하게 한다.
전술한 바와 같은 반도체 원자들의 4개의 서로 다른 육각형 배열에 의해, 이러한 재료들의 반도체 막들이 성장할 수 있다.
성장하고 있는 막과 기판 간에 격자 부정합이 없는 것이 이상적이지만, 작은 격자 부정합은 있을 수 있다. 본 발명의 막은, 이상적으로, 최대 약 1%의 기판과의 격자 부정합을 갖는다. 더욱 바람직하게, 격자 부정합은 0.5% 이하, 예를 들어, 0.25% 이하이어야 한다. 이러한 값들은 임의의 막 두께에 적용된다. 격자 정합 값들은, 위에서 제공된 정보 및 해당 반도체의 결정 구조의 지식에 기초하여 산출될 수 있다. 반도체가 큐빅 결정의 경우에는 (111) 면 또는 육각형 결정의 경우에는 (0001) 면에 대하여 도 1의 (a) 내지 (d)에 도시한 원자 배열들 중 임의의 것과 정합하는 격자 상수를 갖는 형태로 성장할 수 있다면, 적절한 격자 정합이 존재한다. 의심의 여지를 두지 않도록, 격자 정합은 기판 상에 존재하는 막의 전체에 대하여 산출되어야 한다.
그러나, 본 발명의 공정의 성공은 막의 두께에 어느 정도 의존한다는 점에 주목한다. 따라서, 100nm인 총 막 두께에 대한 평균 스트레인은 통상적으로 0.5% 미만이어야 한다. 0.5㎛인 총 막 두께에 대한 평균 스트레인은 통상적으로 0.2% 미만이어야 한다. 1㎛인 총 막 두께에 대한 평균 스트레인은 통상적으로 0.15% 미만이어야 한다. 5㎛인 총 막 두께에 대한 평균 스트레인은 통상적으로 0.1% 미만이어야 한다. 따라서, 더욱 두꺼운 막의 결함을 피하기 위해서는, 격자 부정합이 가능한 작은 것이 바람직하다.
InAs(a = 6.058Å), 큐빅형 GaSb(a = 6.093Å), 큐빅형 CdSe(a = 6.052Å), 및 육각형 CdSe(a1 = 4.30Å) 등의 일부 2원 반도체에 있어서, 격자 부정합이 매우 작아서(<~1%) 이러한 2원 반도체들이 수십 nm의 막 두께까지 뛰어나게 성장하는 것을 예상될 수 있다. 그러나, 막이 더욱 두껍게 성장함에 따라, 스트레인 에너지를 감소시키고 전위 등의 결정 결함을 피하도록 스트레인 보상 성장 기술을 채택할 필요가 있다. 따라서, 본질적으로, 결함의 위험성 없이 임계 두께까지의 막 두께를 달성할 수 있다. 이는 1.0% 격자 부정합에 대하여 약 30nm일 것이며 0.5% 미스핏(misfit)에 대하여 약 100nm일 것이다. 따라서, 임계 두께를 넘어서는, 3원 또는 4원 반도체 등의 서로 다른 반도체 재료들 또는 초격자 기술이 필요할 수 있다.
물론, 3원 화합물, 4원 화합물 등의 성질 때문에, 이러한 화합물들의 격자 상수는, 존재하는 각 원소의 상대량을 변경함으로써 조절될 수 있다. 이러한 화합물들의 격자 상수들은 이러한 화합물들의 조성을 조절함으로써 소정의 값으로 조절될 수 있다. 따라서, 3원 및 4원 반도체 화합물들의 100nm 등의 더욱 두꺼운 막이 필요한 경우, 이러한 화합물들을 사용하는 것이 바람직하다. 디바이스는 약 5㎛의, 통상적으로는, 1㎛ 내지 10㎛ 범위의 총 막 두께를 필요로 할 수 있다.
본 발명의 범위 내에서는, 기판 상에 성장하고 있는 막이 서로 다른 (III)(V)족 또는 (II)(VI)족 화합물의 다수의 층을 포함한다. 따라서, 3원 또는 4원 반도체가 2원 반도체 상에 성장할 수 있다.
다른 다수의 층 막들은, 스트레인 초격자 등의 성장 보상 기술들을 이용함으로써 발생할 수 있다. 막이 초격자들을 함유하면, 초격자의 각 층은, 전체적인 초격자의 평균 격자 상수가 흑연 기판에 대하여 격자 정합되도록 스트레인 보상이 사용되는 경우 1% 초과의 스트레인을 가질 수 있다.
이러한 성장 보상 기술은 통상의 기술자에게 알려져 있다.
그러나, 일부 반도체 조합에서는, 성공적인 막 성장을 위해 반도체의 격자 상수와 그래핀의 격자 상수 간의 부정합이 매우 클 수도 있다는 점을 이해할 것이다. 이러한 상황에서는, 이러한 반도체를 흑연 기판 상에 직접 성장시키는 것이 바람직하지 않을 수 있다.
베이스층
다른 반도체 막들이 존재할 수 있게 하고 여기서 가능성을 최대화하도록, 본 발명자들은, 반도체 박막과 기판 사이에 중간층 즉 베이스층을 사용하는 것을 제안한다. 이 방법은, 반도체가 흑연 기판과 격자 정합될 수 없는 경우에 또는 일부 이유 때문에, 예를 들어, 그 반도체의 구성 성분들 중 어느 것도 흑연 표면을 덮도록 충분한 계면활성제 거동을 갖지 않기 때문에 특정한 반도체가 흑연 표면 상에 박막을 직접 형성하지 않는 경우에, 바람직하게 사용된다.
이러한 중간층은, 격자 정합되고 이에 따라 박막 반도체층과 흑연 기판 간의 일종의 계면활성제를 형성하는 것이다. 원소 또는 화합물일 수 있는 베이스층 재료는, 그래핀에 대하여 2.5% 이하, 바람직하게는 1% 이하의 격자 부정합을 갖는다. 예를 들어, (111) 배향된 Sb(능면체 A7)와 그래핀 간의 격자 부정합은, Sb 원자들이 H 사이트들 위에만, B 사이트들 위에만, 또는 T 사이트들 위에만 있는 경우에 1.0%이다. 또한, GaSb는 그래핀에 대하여 1.0% 격자 부정합을 갖는다. InAs는 그래핀에 대하여 0.43% 격자 부정합을 갖는다. 이 베이스층의 두께는 수 개의 원자층이면 된다.
자체적으로 "3차원"인 베이스층을 사용함으로써, 이 층은 반도체층이 성장하기 시작할 수 있는 고립 전자쌍들을 갖는다. "2차원" 기판에 대한 부착은 베이스층을 사용하여 달성된다.
베이스층은 바람직하게, V족 원소, 또는 GaSb, InAs, AsSb, SbBi 또는 Sb와 같은 III-V족 화합물의 합금이다. AlSb도 사용할 수 있다. As(0.077)-Sb(0.923) 합금은, 도 1의 (c)의 구성에 있어서 그래핀에 완벽하게 격자 정합된다(여기서, 0.077은 합금에서의 As의 몰분율이다). 마찬가지로, Sb-Bi 합금은 도 1의 (d)의 구성에 격자 정합될 수 있다.
다른 선택 사항은 AlAsSb, AlInSb, InGaSb 또는 AlInAs에 기초한 것 등의 3원 격자-정합된 베이스층이다. 추가 선택 사항은, 전술한 바와 같이 Sb 원소층과 후속하는 3원층 등의 베이스층들의 조합이다. Sb 층의 두께는, 두 개 또는 세 개의 원자일 가능성이 더 많을 수 있지만, 하나의 원자만큼 작을 수 있다.
베이스층을 위한 추가 선택 사항은 CdSe 또는 CdSSe일 수 있다. 일 실시예에서, CdSSe는 베이스층을 형성하도록 CdSe의 층 상에 성장할 수 있다.
Sb를 베이스층으로서 사용하는 것이 가장 바람직하다. 능면체(A7, Sb)의 (111) 배향된 이중층들은 그래핀에 가까운 격자 정합을 갖는다(1.0% 부정합). 베이스층은, 반도체 증착에 관하여 상세히 후술하는 기술을 이용하여 기판 상에 증착될 수 있다.
그러나, 베이스층이 Sb인 경우, 이 베이스층이 증착 동안 사용되는 Sb4 또는 Sb2의 유속 밀도에 따라 예를 들어 200℃ 미만, 바람직하게는 100℃ 내지 135℃와 같은 온화한 상태, 또는 325℃ 미만, 바람직하게는 200℃ 내지 300℃와 같은 온화한 상태에서 증착되는 것이 바람직하고, 후자의 상태가 Sb2에 대하여 이상적이다.
전술한 바와 같이, 베이스층의 수 개의 원자층(아마도 한 개의 원자층 또는 두 개의 원자층)만이 필요하다. Sb의 경우에, (111)-배향된 Sb 이중층이 최소 사항이다. 하나의 Sb 원자층을 아래에 두고 다음에 Ga를 두는 것은 GaSb 베이스층과 같고 따라서 그래핀 상에 GaSb가 직접 성장하는 것과 같다는 점을 고려해야 한다. 일단 베이스층이 존재하면, 반도체 막이 증착될 수 있다. 베이스층이 사용되는 경우, 반도체 막의 초기 성장이 V족 원소(또는 V족 합금)의 증착에 사용된 바와 유사하게 저온에서 발생할 수 있다. 이어서, 제3 단계는 해당하는 III-V족 화합물의 일반적인 에피택셜 성장시 통상적인 고온에서 III-V 막(들)을 증착시키는 것을 포함할 수 있다. 제3 단계 동안 V족 원소(또는 V족 합금)의 탈착을 피하도록 전술한 제2 단계가 바람직하다.
초격자의 각 층이 그래핀 상에 직접 성장할 수 있도록 매우 많은 스트레인을 갖는 흑연 기판 상에 초격자를 성장시키기 위해서는, 예를 들어, Sb, GaSb, 또는 InAs의 베이스층이 필요할 수 있다. 또한, AlSb(격자 부정합 1.7%)를 사용하는 것도 가능하다.
베이스층은, 또한, Sb와 Bi의 원자층들[(111) 면]이 교대로 있는 "초격자"일 수 있다. 이 초격자는, 도 1의 (e)의 "d"에 가까운 격자 정합을 갖고, 따라서, 오늘날 이용가능한 2원 기판에는 없는 격자 상수를 기판에 제공한다.
반도체
본 발명의 반도체 막은, 적어도 하나의 III-V족 화합물 또는 적어도 하나의 II-VI족 화합물 또는 SiC와 같은 IV족 화합물로부터 형성된다.
II족 원소는 Be, Mg, Ca, Zn, Cd, 및 Hg이다. 여기서, 바람직한 선택 사항은 Zn과 Cd이다.
III족 선택 사항은 B, Al, Ga, In, 및 Tl이다. 여기서, 바람직한 선택 사항은 Ga, Al, 및 In이다.
V족 선택 사항은 N, P, As, Sb이다. 이들 모두가 바람직하다.
VI족 선택 사항은 O, S, Se, 및 Te를 포함한다. O, Se, Te를 사용하는 것이 바람직하다.
III-V족 막을 제조하는 것이 바람직하다. 후술하는 바와 같이, 도핑 가능성이 존재하므로 막 성장 동안 형성되는 임의의 화합물이 완벽하게 화학량적일 필요는 없다는 점을 이해할 것이다.
막 제조를 위한 바람직한 2원 화합물은, InAs, GaAs, AlAs, InP, GaP, AlP, InSb, GaSb, AlSb, ZnTe, CdSe 및 ZnSe를 포함한다. 본 발명의 범위 내에서는, 전체적인 박막의 평균 격자 상수와 전자적 특성이 기판과 정합되도록 2원 반도체의 박층들을 (1nm 또는 수 nm 차원의 두께로) 교대로 성장시킬 수 있다. GaSb 또는 InAs를 사용하는 것이 매우 바람직하다. 다른 선택 사항은 ZnO와 AlSb를 포함한다. 막이 AlN이 아닌 것이 바람직하다.
2원 재료들을 사용할 수 있지만, 3원 막 또는 4원 막 또는 심지어 5원 막을 성장시키는 것이 바람직하다. 특히 바람직한 선택 사항은, InGaAs, InAlAs, InAsP, InPSb, InAsN, InPN, InSbN, GaInSb, GaAsN, GaInN, GaPN, GaSbN, AlInSb, AlAsSb, AlSbP, AlInN, A1PN, AlAsN, AlSbN, InGaAsSb, AlGaAsSb, 및 InGaAsN인데, 이들이 그래핀에 대하여 완벽하게 격자 정합되어 성장할 수 있기 때문이며, 다수의 디바이스에 적합하다. 3원 재료, 4원 재료 등에 있어서, 각 이온의 상대량이 가변될 수 있음을 이해할 것이다.
따라서, 3원 화합물은 식 XYZ로 될 수 있으며, X는 III족 원소이고, Y는 X 및 Z와는 다른 III족 또는 V족 원소이고, Z는 V족 원소이다. XYZ에 있어서 X 대 Y 또는 Y 대 Z 몰비는 바람직하게 0.2 내지 0.8이며, 즉, 식은 바람직하게 XxY1 - xZ(또는 XY1-xZx)이며, 아랫첨자 x는 0.2 내지 0.8이다. 4원계는, 식 AxB1 - xCyD1 -y로 표현될 수 있으며, 여기서 A와 B는 III족 원소이고, C와 D는 V족 원소이다. 또한, 아랫첨자 x와 y는 통상적으로 0.2 내지 0.8이다. 다른 선택 사항은 통상의 기술자에게 자명할 것이다.
본 발명의 범위 내에서, 막을 도핑할 수 있다. 도핑은, 통상적으로, 불순물 이온들을 막 내에 도입하는 것을 포함한다. 불순물 이온들은 1019/cm3까지의 레벨로, 바람직하게는 1018/cm3의 레벨로 도입될 수 있다. 막은, 필요에 따라 언도핑, p-도핑, 또는 n-도핑될 수 있다. 도핑된 반도체는 외인성 도전체인 반면 언도핑된 반도체는 진성 도전체이다.
홀 농도보다 큰 전자 농도를 갖는 외인성 반도체가 n형 반도체로 알려져 있다. n형 반도체에서는, 전자들이 다수 캐리어이고 홀들이 소수 캐리어이다. n형 반도체는, 진성 반도체를 도너 불순물로 도핑함으로써 생성된다. III-V족 화합물을 위한 적절한 도너는 예를 들어 Si 및 Te이다. IV족 반도체를 위한 적절한 도너는 예를 들어 P 및 As이다.
p형 반도체는 전자 농도보다 큰 홀 농도를 갖는다. "p형"이라는 것은 홀의 양 전하를 가리킨다. p형 반도체에서는, 홀들이 다수 캐리어이고, 전자들이 소수 캐리어이다. p형 반도체는 진성 반도체를 어셉터 불순물로 도핑함으로써 생성된다. III-V족 화합물을 위한 적절한 어셉터는 예를 들어 Be 및 Zn이다. IV족 화합물을 위한 적절한 어셉터는 예를 들어 B이다. 일부 경우에, 불순물이 III-V족 화합물에서 도너로서 기능할지 또는 어셉터로서 기능할지는 성장면의 배향 및 성장 조건에 의존한다는 점을 이해할 것이다. 도펀트는, 성장 공정 동안 또는 막의 형성 후에 막의 이온 주입에 의해 도입될 수 있다. 또한, 도핑은, 기판으로부터의 불순물이 반도체 막에 인입될 수 있게 함으로써 실시될 수 있다.
본 발명의 바람직한 막은 도펀트를 함유한다.
일단 막이 그래핀 기판 상에서 성장하였다면, 실시될 수 있는 조작에 대한 실제 제한이 없다. 서로 다른 막 층들은, 존재하는 원자들의 성질을 변경함으로써 간단히 추가될 수 있다. 예를 들어, 막이 확립되고, 적절한 도핑 기술을 이용함으로써 "p-i-in" 또는 "n-i-p" 구조가 있는 상부의 막층을 성장시키는 것도 가능하다. 따라서, 초기에, 막은, 언도핑된 진성층의 도포 및 n 도핑된 층의 도입(또는 반대로) 전에 p 도핑될 수 있다.
예를 들어, 특정 성분을 위한 이온 주입을 이용하여 막의 일부/일부들만을 도핑하는 것이 가능하다는 점을 이해할 것이다. 따라서, 도핑은 성장 후 처리를 발생시킬 수 있다.
막
본 발명에서 성장한 막은 250nm 내지 수 마이크로미터, 예를 들어, 0.5 내지 10㎛, 더욱 바람직하게는 1㎛ 내지 5㎛의 두께일 수 있다. 막의 표면적은, 막을 증착하는 데 사용되는 장치 및 기판의 크기에 의해서만 제한된다. 표면적은, 또한, 더 후술하는 바와 같이, 막이 성장하는 홀의 크기에 의해 제어될 수 있다.
막의 두께는 성장 공정이 진행되는 시간 길에 의해 종종 제어된다. 공정이 길어질수록 통상적으로 막이 두꺼워진다.
베이스층은, 존재하는 경우, 베이스층의 성질 및 그 베이스층 상에 성장한 박막의 성질에 따라, 한 개의 원자 또는 두 개의 원자 두께, 예를 들어, 2Å 내지 수십 nm의 두께일 수 있다.
막/베이스층 증착/성장
먼저, 흑연 기판 상에 본 발명의 막을 직접 성장시키는 것을 다룬다. 본 발명의 막은 기판 또는 베이스층 상에서 에피택셜 성장한다. 막은, 공유 결합, 이온 결합, 또는 준 반데르발스 결합을 통해 기저의 흑연 기판에 부착된다. 이에 따라, 기판과 막의 접합부에서, 결정면들이 에피택셜 성장한다. 결정면들은 동일한 결정학적 방향으로 서로 축적되어, 막의 에피택셜 성장이 가능하다.
본 발명의 막은, 바람직하게, 큐빅 결정 구조를 갖는 막에 대하여 [111] 방향으로 및 육각형 결정 구조를 갖는 막에 대하여 [0001] 방향으로 성장한다. (111) 및 (0001) 면들 모두는 막의 동일한 (육각형) 면을 나타내며, 면의 명명법은 성장하는 막의 결정 구조에 따라 가변될 뿐이다.
막은 바람직하게 분자 빔 에피택시(MBE)에 의해 성장한다. 기상 증착, 예를 들어, CVD, 특히, 금속 유기 CVD(MOCVD) 또는 금속 유기 기상 에피택시(MOVPE) 방법은 본 발명의 범위 내에 사용될 수 있지만, MBE를 사용하는 것이 매우 바람직하다.
이 방법에서는, 각 반응물, 예를 들어, 동시에 공급되는 III족 원소 및 V족 원소의 분자 빔이 기판에 제공된다. 그러나, 한 번에 하나의 반응물을 사용하여 증착 공정을 개시하는 것이 유리할 수 있다. 따라서, 제1 층은 Sb의 증착 및 후속하는 Ga의 도포를 포함할 수 있다. 제1 층은 In의 증착 및 후속하는 As의 도포를 포함할 수 있고 또는 그 반대의 경우를 포함할 수 있다. 증착은 AlSb, 바람직하게는, Sb 및 이어서 Al의 성장을 포함할 수 있다. 일단 양측 반응물들이 존재하고 각 반응물이 원자층을 형성하였다면, 이러한 두 개의 반응물들의 화합물이 형성된다. 이러한 교번 증착은 한 번 이상 반복될 수 있고 반복되지 않을 수 있다. 이후, 양측 이온들은 동시에 공급될 수 있고, 막이 계속 성장할 것이다. 기판 온도는, III-V족 원소들을 이용하는 종래의 MBE 모드에서 성장하기 전에 상승될 필요가 있다.
예를 들어, III족 원소와 V족 원소가 이들의 공급 간에 시간 지연을 두고 교대로 공급될 수 있는 원자층 MBE(ALMBE)를 갖는 (III) 및 (V)족 원소들이 교대로 공급되는 이동 증진 에피택시(MEE)를 이용함으로써, MBE 기술에 의해 흑연 기판 상의 막의 성장 및 핵생성의 더욱 높은 제어 정도를 달성할 수 있다.
바람직한 기술은, 갈륨과 안티몬 등의 매우 순수한 원소들이 느리게 증발(예를 들어, 갈륨)하거나 승화(예를 들어, 안티몬)할 때까지 별도의 유출 전지들 내에서 가열되는 고체-소스 MBE이다. 이어서, 기상 원소들은 서로 반응할 수 있는 기판 상에 응결된다. 갈륨과 안티몬의 예에서는, 단결정 갈륨 안티몬화물이 형성된다. "빔"이라는 용어는 사용하는 것은, 증발된 원자들(예를 들어, 갈륨) 또는 분자들(예를 들어, Sb4 또는 Sb2)이 기판에 도달할 때까지 서로 또는 진공 챔버 가스들과 상호 작용하지 않음을 의미한다.
도핑 이온들은, 또한, MBE를 사용하여 쉽게 도입될 수 있다. 도 2는 MBE 공정의 가능한 설정이다.
분자 빔 에피택시(MBE)는, 통상적으로 약 10-10 내지 10- 9Torr의 백그라운드 압력이 있는 초고진공 상태에서 발생한다. 막은, 통상적으로, 시간당 수 ㎛ 예를 들어 약 2㎛ 속도로 느리게 성장한다. 이는 막이 에피택셜 성장할 수 있게 하며, 구조적 성능을 최대화한다.
성장 온도 범위는 종래의 II-VI족 또는 III-V족 반도체 막에 대하여 300℃ 내지 700℃일 수 있다. 베이스층 성장을 위해서는 통상적으로 약 130℃인 약 훨씬 낮은 온도가 필요하다. 그러나, 채택되는 온도는, 막의 재료의 성질, 표면 배향, 및 III족과 V족 원소들의 플럭스에 대하여 특정적이다. GaAs(001) 표면 상의 GaAs 성장을 위해, 바람직한 온도는 580℃ 내지 630℃, 예를 들어, 590℃이다. GaAs(l11)B 표면 등의 GaAs(111) 표면 상의 GaAs 성장을 위해서는, 더욱 고온이 필요하며, 예를 들어, 530℃ 이상, 예를 들어, 610℃ 이상이 바람직하다. InAs 및 GaSb에 대해서는, 그 범위가 낮으며, 예를 들어, InAs(001) 표면 상의 InAs 성장을 위해서는 450℃와 같은 430℃ 내지 540℃이고, GaSb(111) 표면 상의 GaSb 성장을 위해서는 465℃이다. GaSb(001) 표면 상의 GaSb 성장은 490℃에서 발생할 수 있다. 통상의 기술자는 적절한 온도를 알 것이다.
막 성장은, Ga/In 유출 전지의 셔터 및 이온(예를 들어, 비소 또는 안티몬) 유출 전지의 셔터 및/또는 밸브를 동시에 개방함으로써(연속(아날로그 또는 디지털 MBE 성장) 또는 교대로 개방함으로써(MEE, ALMBE) 개시될 수 있다.
유출 전지들의 온도는 성장율을 제어하는 데 사용될 수 있다. 편리한 성장율은 시간당 0.05 내지 2㎛, 예를 들어, 시간당 1㎛이다.
분자 빔의 빔 등가 압력(플럭스)은, 또한, 성장하고 있는 막의 성질에 따라 조절될 수 있다. 빔 등가 압력을 위한 적절한 레벨은 1 × 10-8 내지 1 × 10- 5Torr이다.
반응물들(예를 들어, III족 원소와 V족 분자) 간의 빔 플럭스 비는 가변될 수 있고, 바람직한 플럭스 비는 성장하고 있는 막의 성질 및 다른 성장 파라미터들에 의존한다.
MBE의 상당한 장점은, 예를 들어, 반사 고 에너지 전자 회절(RHEED)을 이용함으로써, 성장하는 막을 현장에서(in-situ) 분석할 수 있다는 점이다. RHEED는 결정 재료들의 표면을 특징화하는 데 통상적으로 사용되는 기술이다. 이 기술은, MOVPE 등의 다른 기술들에 의해 막이 형성되는 곳에 쉽게 적용될 수 없다.
전술한 바와 같이, 본 발명의 막은, 바람직하게 큐빅(섬아연광) 또는 육각형(우르츠광) 구조로서 성장한다. 성장 공정 동안 막을 형성하는 재료의 성질을 변경하는 것도 본 발명의 범위 내에 있다. 따라서, 분자 빔의 성질을 변경함으로써, 서로 다른 구조의 일부가 막에 도입된다. 초기 GaAs 막은, 예를 들어, Ga 공급을 In 공급으로 변경함으로써, InAs 막 섹션과 함께 연장될 수 있다. 이어서, GaAs/InAs 막은 Ga 공급으로 다시 변경 등을 행함으로써 GaAs 막 섹션과 함께 연장될 수 있다. 성장 공정 동안 막 내에 나노구조를 포함하는 것, 예를 들어, GaAs 매트릭스 내에 InAs 또는 GaSb 양자 도트를 포함하는 것도 본 발명의 범위 내에 있다. 이러한 나노구조의 성장은 통상의 기술자에게 알려져 있다. 또한, 서로 다른 전기적 특성을 갖는 서로 다른 구조들을 개발함으로써, 본 발명자들은, 최종 응용 분야의 모든 방식에 대하여 제조사에 의해 맞춰질 수 있는, 흥미롭고도 조절가능한 전자적 특성들이 있는 막을 제시한다.
베이스층이 존재하는 경우, 베이스층은, 바람직하게 전술한 기술들 중 하나, 예를 들어, ALMBE를 사용하여 증착된다. 이후, 반도체 형성이 전술한 바와 같이 후속한다.
일 실시예에서, 최초 원소 베이스층 막이 증착된 후, 종종, Sb 층, 통상적으로 다른 재료로 된 제2 원소층이 Ga layer와 같이 증착될 수 있다. 원하는 반도체의 성장을 개시하기 전에 Sb와 Ga 등의 원자층들을 교대로 배치하는 것이 유익할 수 있지만, 바람직하게는, Ga인 하나의 원자층만이 배치되며, 이는 GaSb 층의 시작을 표시하는 것이며, 그 위에서, 예를 들어, InAs 또는 3원이나 4원 화합물이 성장할 수 있다.
또한, 초기에 반도체의 성분들의 플럭스를 별도로 도포하는 것이 유용할 수 있다. 따라서, 원소(III)의 플럭스가 도포된 후 원소(V)가 도포되거나, 대안으로, 동시 합동 플럭스를 이용하여 막을 성장시키기 전에 상기한 도포의 역순으로 도포가 행해진다.
Sb 베이스층 등의 열에 민감한 베이스층이 사용되는 경우, 일단 III-V막 성장이 확립되면, 온도를 종래의 에피택셜 증착 온도까지 증가시킬 수 있다. 성장한 반도체 막은 베이스층과 동일할 필요가 없으며 또는 베이스층의 원소(들)를 함유할 필요가 없다.
베이스층 또는 주요 막을 도핑할 수 있다. 일단 반도체 막 성장이 시작되었다면, 도핑을 개시할 수 있다. 도핑이 나타나는 경우, 이는 수 개의 원자층이 막을 형성하면서 시작된다. 이는 이상적으로 막에 옴 접촉을 도입한다. 바람직한 도펀트는 Si 또는 Te이다. 대안으로, 도펀트는 Be 또는 Mg이다. Mg는 p형 질화물을 위한 바람직한 도펀트로서 사용된다. Be는 p형 비화물 및 안티몬화물을 위한 바람직한 도펀트로서 사용된다. Si는 n형 비화물 및 질화물을 위한 바람직한 도펀트로서 사용되는 반면, Te는 n형 안티몬화물을 위한 바람직한 도펀트로서 사용된다.
예를 들어, 특정 성분들에 대한 이온 주입을 이용하여 막의 일부/일부들만을 도핑하는 것이 가능하다는 점을 이해할 것이다. 따라서, 도핑은 성장 후 처리를 야기할 수 있다.
일 실시예에서, 막은 마스크가 제공된 기판 상에서 성장할 수 있다. 마스크는, 기판을 보호하지만, 막 성장이 의도하는 홀들의 패턴을 정의한다. 예를 들어, 실리콘 이산화물 또는 알루미나 마스크는, 막이 관통 성장하게 하는 마스크의 홀들의 패턴으로 흑연 기판 상에 도포될 수 있다. 일단 막 증착이 발생하였다면, 마스크를 제 위치에 남겨 둘 수 있고, 예를 들어, 에칭에 의해, 부분적으로 제거하거나 완전히 제거하여 마스크의 홀들의 위치에 대응하는 기판 상에 일련의 박막들을 남겨둘 수 있다.
응용 분야
본 발명의 막은 넓은 범위에 걸쳐 응용된다. 막은, 반도체이며, 따라서, 반도체 기술이 유용한 임의의 응용 분야들을 제시할 것으로 예상할 수 있다. 막은, 전자 공학 및 광전자 응용 분야들에서 주로 사용되며, 예를 들어, 태양 전지, 광검출기, 발광 다이오드(LED), 도파관, 및 레이저 등에서 사용된다.
이러한 막 배치를 위한 이상적인 디바이스는 박막 태양 전지일 수 있다. 이러한 태양 전지는, 효율적이고, 저가이고, 동시에 경량인 잠재력을 갖는다. 이는 급속하게 발전하는 분야이며, 이러한 유익한 재료에 대한 추가 응용분야도 향후에 발견될 것이다.
이하, 다음에 따르는 비제한적인 예들과 도면에 관하여 본 발명을 추가로 설명한다.
도 1의 (a) 내지 (d)는, 반도체 원자들이 그래핀 상의 1) H- 및 B- 사이트들 위에 위치하는 경우(도 1의 (a), (b), (d))와 2) H- 또는 B-사이트들 위에 위치하는 경우(도 1의 (c))의 원자 배열을 도시한다. 도 1의 (e)에서 (Si 및 ZnO와 마찬가지로) III-V족 반도체의 밴드갭 에너지가 해당 반도체의 격자 상수에 대하여 플롯팅되어 있다. 수직 선(점선) 채색 라인들은, 그래핀에 대하여 4개의 서로 다른 원자 배열(도 1의 (a) 내지 (d))을 갖는 큐빅(육각형) 결정을 위한 그래핀과의 완벽한 격자 정합을 제공하는 이상적인 결정의 격자 상수를 나타낸다. 일부 2원 반도체에 있어서, 그래핀과의 격자 부정합은 제안된 하나의 원자 구성에 대하여 매우 작다(예를 들어, InAs, GaSb, 및 ZnO). GaAs 등의 다른 2원 반도체에 있어서, 격자 부정합은 (도 1의 (b) 또는 (c)에서와 같이) 매우 크며 두 개의 서로 다른 원자 구성 간에 존재한다. 많은 3원 반도체, 4원 반도체, 및 5원 반도체가 그래핀에 완벽하게 격자 정합될 수 있음을 도면으로부터 알 수 있다.
도 2는 MBE 실험 설정을 도시한다
도 3은 지지부, 그래핀 층, 베이스 층, 및 상부 반도체 층의 이론적 측면도이다
도 4는 Kish 흑연 표면 상에 직접 성장한 GaSb의 박막을 도시한다
도 5는 SbGp13에 대하여, 삼각형 형상의 GaSb 플레이트레트(platelet)와 흑연 기판의 에피택셜 관련성 확인을 도시한다.
실험 절차:
이합체와 사합체의 비율을 고정할 수 있는, 일반적인 Al 필라멘트 전지, Ga 듀얼 필라멘트 전지, In SUMO 듀얼 필라멘트 전지, As 밸브형 크랙커 전지, 및 Sb 밸브형 크랙커 전지를 구비하는 Varian Gen II Modular 분자 빔 에피택시(MBE) 시스템에서 박막을 성장시킨다. 본 연구에서, 비소의 주요 종들은 As2이고, 안티몬은 Sb2이다.
Cu, Ni 및 Pt와 같은 금속 막 상에 직접 화학적 기상 증착(CVD) 기술에 의해 성장한 또는 고온 승화 기술에 의해 SiC 기판 상에 성장한 그래핀 막(1개 내지 7개의 모노층 두께, 바람직하게는 1개만의 모노층 두께) 또는 Kish 흑연 플레이크 상에 박막 성장을 수행한다. 그래핀 막 샘플들은 외부 공급사들에서 구매하였다. CVD 그래핀 막들은 미국의 "Graphene Supermarket"에서 구매하였다.
CVD 그래핀 막 샘플들을, 이소프로판올에 의해 세척하고 이어서 질소로 블로우 드라이(blow dry)시킨 후, 실리콘 웨이퍼에 인듐 결합한다. 그래핀/SiC 기판을 질소로 블로우 드라이시킨 후, 실리콘 웨이퍼에 인듐 결합한다.
이어서, 샘플들을 박막 성장을 위한 MBE 시스템 내에 로딩한다. 샘플들을 10분의 지속 기간 동안 550℃(또는 그 이상)의 기판 온도에서 어닐링하여 기판 상의 임의의 잔여 산화물을 제거한다. III-V 막 증착을 통상적으로 3단계(베이스층이 사용되는 경우) 또는 2단계 성장 방법에 의해 행한다. 베이스층을 사용하는 경우, 제1 단계는 후술하는 바와 같이 낮은 기판 온도에서 흑연 층 상에 V족 원소(또는 V족 원소들의 합금)를 증착하는 것을 포함한다. 제2 단계는 V족 원소(또는 V족 합금)의 증착에 사용된 바와 유사하게 낮은 기판 온도에서 III-V 막을 성장시키는 것을 포함한다. 제3 단계는 해당 III-V 화합물의 정상적인 에피택셜 성장에 있어서 통상적인 높은 온도에서 III-V 막(들)을 증착시키는 것을 포함한다. 제3 단계 동안 V족 원소(또는 V족 합금)의 탈착을 피하도록 전술한 2단계가 바람직하다.
실시예 1:
550℃에서 그래핀 기판을 어닐링한 후, 기판 온도를 Sb 증착을 위해 통상적으로 200℃ 내지 300℃로 감소시킨다. 우선, Sb 플럭스 및 기판 온도에 따라 통상적으로 5초 내지 1분인 시간 간격 동안 Sb 플럭스를 표면에 공급한다. 이어서, MEE 또는 ALMBE에 의해 수 nm, 바람직하게는, 수십 nm 미만의 Sb를 성장시킨다. 이어서, 기판 온도를 GaSb 박막 성장에 적합한 온도로, 즉, 약 450℃로 증가시킨다. Ga 유출 전지의 온도를 프리셋하여 시간당 0.3㎛인 공칭 평면 성장율을 얻는다. Sb2 플럭스를 1 × 10- 6Torr로 설정하여 이 온도에서 GaSb 박막을 성장시킨다. GaSb 박막을, 디바이스 구조가 이 박막 템플렛 구조 상에서 성장하는 데 적절한 레벨로 도핑한다.
실시예 2:
550℃에서 그래핀 기판을 어닐링한 후, 기판 온도를 As 증착을 위해 15℃ 내지 80℃로 감소시키며, 이 온도는 어떠한 증착률이 필요한지에 의존한다. 우선, 통상적으로 5초 내지 1분인 시간 간격 동안 As 플럭스를 표면에 공급한다. 이어서, MEE 또는 ALMBE에 의해 수 nm, 바람직하게는, 수십 nm 미만의 InAs를 성장시킨다. 이어서, 기판 온도를 InAs 박막 성장에 적합한 온도로, 즉, 약 450℃로 증가시킨다. In 유출 전지의 온도를 프리셋하여 시간당 0.7㎛인 공칭 평면 성장율을 얻는다. As2 플럭스를 6 × 10- 6Torr로 설정하여 이 온도에서 InAs 박막을 형성한다. InAs 박막을, 디바이스 구조가 이 박막 템플렛 구조 상에서 성장하는 데 적절한 레벨로 도핑한다.
이에 따라, III-V/GP 박막 기판이라 칭하는 실시예 1과 실시예 2에서 제조된 기판들을, 다양한 광전자 디바이스 또는 전자 디바이스, 및 태양 전지를 제조하기 위한 템플렛으로서 사용할 수 있다.
이하의 실시예 3과 실시예 4에서는, 1) III-V/GP 박막 기판 상의 p-i-n 도핑된 호모접합 GaSb 박막 및 2) III-V/GP 박막 기판 상의 p-n 도핑된 헤테로구조 GaSb/InGaAsSb 박막을 설명한다. 이러한 박막 구조들은 발광 다이오드 및 광검출기 등의 응용분야들에서 사용하려는 것이다.
실시예 3:
실시예 1의 III-V/GP 박막 기판 상에 p-i-n 도핑된 호모접합 GaSb 박막을 더 성장시켜 광검출기로서 사용한다. p 도핑된 III-V 에피층, n 도핑된 III-V 에피층, 및 진성 III-V 에피층의 각각의 두께를 통상적으로 0.5 내지 3㎛로 유지한다. p형 도핑을 위해, Be를 사용한다. Te를 n 도펀트로서 사용한다. Be 전지 온도를 990℃로 설정하며, 이는 3 × 1018cm-3인 공칭 p형 도핑 농도를 제공한다. Te 전지 온도를 440℃로 설정하며, 이는 1 × 1018cm-3인 공칭 n형 도핑 농도를 제공한다. 모든 층들에 대한 증착 온도를 450℃로 설정한다. Ga 유출 전지의 온도를 프리셋하여 시간당 0.7㎛인 공칭 평면 성장율을 얻고, Sb2 플럭스를 1 × 10- 6Torr로 설정하여 GaSb 박막을 성장시킨다.
실시예 4:
III-V/GP 박막 기판 상에 p형 GaSb/진성 GaInAsSb/n형 GaSb 박막을 더 성장시킨다. 진성 GaInAsSb의 조성을, GaSb에 격자 정합되도록 맞춘다. 이러한 세 개의 에피층의 각각의 두께를 통상적으로 0.5 내지 3㎛로 유지한다. p형 도핑을 위해, Be를 사용한다. Te를 GaInAsSb 에피층을 위한 n 도펀트로서 사용한다. Be 전지 온도를 990℃로 설정하며, 이는 3 × 1018cm-3인 공칭 p형 도핑 농도를 제공한다. Te 전지 온도를 440℃로 설정하며, 이는 1 × 1018cm-3인 공칭 n형 도핑 농도를 제공한다.
실시예 5:
III-V/GP 박막 기판 상에 n형 GaSb/n+ GaInAsSb/p-GaInAsSb/p+ GaInAsSb 박막을 더 성장시켜 광검출기로서 사용한다. GaInAsSb의 조성을, GaSb에 격자 정합되도록 맞춘다. 이러한 에피층 각각의 두께를 통상적으로 0.5 내지 3㎛로 유지한다. p형 도핑을 위해, Be를 사용한다. Te를 GaInAsSb 에피층을 위한 n 도펀트로서 사용한다. Be 전지 온도를 990℃로 설정하며, 이는 3 × 1018cm-3인 공칭 p+형 도핑 농도를 제공하며, Be 전지 온도를 940℃로 설정하며, 이는 9 × 1016cm-3인 공칭 n형 도핑 농도를 제공한다. Te 전지 온도를 440℃로 설정하며, 이는 1 × 1018cm-3인 공칭 n형 도핑 농도를 제공한다.
실시예 6:
Kish 흑연 상에 일련의 박막들을 직접 성장시켰다. 성장 조건들은 표 1에 요약되어 있다. 샘플을 550℃에서 어닐링한 후, 기판 온도를, 박막이 성장하는 컬럼 2에 도시한 온도로 감소시킨다. 도 4의 SEM 화상들은, Kish 흑연 상에 GaSb 결정 재료를 성장시켰음을 도시한다.
핵생성: 샘플들 SbGp13, SbGp 22 및 SbGp 17은, 흑연 표면과의 에피택셜 관계 때문에 GaSb가 Kish 흑연 상에서 핵생성되고 삼각형 형상의 GaSb 플레이트레트를 형성함을 나타낸다. 300℃에서의 일반적인 MBE에 의해 및 200℃ 및 300℃에서의 MEE(MBE에서의 이동 증진 에피택시 방법)에 의해 핵생성을 달성할 수 있다. Kish 흑연 상에 증착되는 재료는 각 경우에 GaSb의 3개의 모노층(ML)과 같다.
박막: 샘플들 SbGp24/26/27/31은, 2단계 성장 방법(300℃에서의 MEE 핵생성 단계 + 300℃ 내지 520℃에서의 MBE 성장 단계)을 이용하여 GaSb의 거의 연속적인 막이 Kish 흑연 상에 성장할 수 있음을 나타낸다.
샘플들 SbGp26/27/31은, 이러한 2단계 방법(저온에서의 MEE 단계 + 고온에서의 MBE 단계)에 따라 성장한 것으로서, 즉, 이러한 샘플들에 대해서는 Sb 베이스층을 사용하지 않았다.
샘플
번호		 성장 상세 샘플의 간략한 설명
SbGp 13 GaSb 박막: 5초(3ML), Sb 플럭스=1×10-6,
Ga = 0.7MLs-1, Tc=300℃		 Tc=300℃에서
3ML GaSb 증착
SbGp 14 Sb 플럭스 = 1×10-6 Tc = 400℃에서 5분
GaSb 박막: 5초(3ML), Sb 플럭스=1×10-6
Ga=0.7MLs-1, Tc=300℃
SbGp 15 GaSb 박막: MEE 5초(3ML), Sb 플럭스=1×10-6,
Ga = 0.7MLs-1, Tc=300℃ [개방 Sb 1.4초 + 개방 Ga 1.4초 + 대기 2초]×3배		 Tc=300℃에서
3ML MEE GaSb 증착
SbGp 16 GaSb 박막: 5초(3ML), Sb 플럭스=1×10-6,
Ga = 0.7MLs-1, Tc=350℃		 Tc=350℃에서
3ML GaSb 증착
SbGp 17 GaSb 박막: MEE 5초(3ML), Sb 플럭스=1×10-6,
Ga = 0.3MLs-1, Tc=300℃ [개방 Sb 3.4초 + 개방 Ga 3.4초 + 대기 2초]×3배		 Tc=300℃, Ga=0.3MLs-1에서
3ML MEE GaSb 증착
SbGp 18 GaSb 박막: MEE 5초(3ML), Sb 플럭스=6×10-7,
Ga = 0.3MLs-1, Tc=300℃ [개방 Sb 3.4초 + 개방 Ga 3.4초 + 대기 2초]×3배		 Tc=300℃, Ga=0.3MLs-1,
저 Sb 플럭스에서
3ML MEE GaSb 증착
SbGp 19 GaSb 박막: MEE 5초(3ML), Sb 플럭스=1.5×10-6,
Ga = 0.3MLs-1, Tc=300℃ [개방 Sb 3.4초 + 개방 Ga 3.4초 + 대기 2초]×3배		 Tc=300℃, Ga=0.3MLs-1,
고 Sb 플럭스에서
3ML MEE GaSb 증착
SbGp 20 GaSb 박막: 두 개의 템플렛 MEE, Sb 플럭스=1×10-6, Ga = 0.3MLs-1, Tc=300℃ [개방 Sb 1.7초 + 개방 Ga 1.7초 + 대기 2초]×2배 + Tc = 400℃
[개방 Sb 3.4초 + 개방 Ga 3.4초 + 대기 2초]×2배		 두 개의 템플렛 MEE:
300℃에서 1ML 및 400℃에서 2MLs
SbGp 21 GaSb 박막: 두 개의 템플렛 MEE, Sb 플럭스=1×10-6, Ga = 0.3MLs-1, Tc=300℃ [개방 Sb 1.7초 + 개방 Ga 1.7초 + 대기 2초]×2배 + Tc = 375℃
[개방 Sb 3.4초 + 개방 Ga 3.4초 + 대기 2초]×2배		 두 개의 템플렛 MEE:
300℃에서 1ML 및 375℃에서 2MLs
SbGp 22 GaSb 박막: MEE 5초(3ML), Sb 플럭스=1×10-6,
Ga = 0.3MLs-1, Tc=200℃ [개방 Sb 3.4초 + 개방 Ga 3.4초 + 대기 2초]×3배		 Tc=200℃, Ga=0.3MLs-1에서
3ML MEE GaSb 증착
SbGp 23 GaSb 박막: MEE 5초(3ML), Sb 플럭스=1×10-6,
Ga = 0.3MLs-1, Tc=325℃ [개방 Sb 3.4초 + 개방 Ga 3.4초 + 대기 2초]×3배		 Tc=325℃, Ga=0.3MLs-1에서
3ML MEE GaSb 증착
SbGp 24 GaSb 박막: 100nm 두께, Sb 플럭스=1×10-6,
Ga = 0.3MLs-1, Tc=300℃ [개방 Sb 3.4초 + 개방 Ga 3.4초 + 대기 2초]×20배 + GaSb 980초		 Tc=300℃, Ga=0.3MLs-1에서
100nm GaSb 증착
SbGp 25 GaSb 박막: MEE 5초(3ML), Sb 플럭스=8×10-7,
Ga = 0.1MLs-1, Tc=300℃ [개방 Sb 3.4초 + 개방 Ga 3.4초 + 대기 2초]×9배		 Tc=300℃, Ga=0.1MLs-1에서
3ML MEE GaSb 증착
SbGp 26 GaSb 박막: 100nm 두께, Sb 플럭스=1×10-6,
Ga = 0.3MLs-1, Tc=300℃ [개방 Sb 3.4초 + 개방 Ga 3.4초 + 대기 2초]×30배 + Tc=450℃에서의 GaSb 980초		 100nm GaSb 증착:
Tc=300℃에서의 3nm 및
Tc=450℃에서의 98nm
SbGp 27 GaSb 박막: 100nm 두께, Sb 플럭스=1×10-6,
Ga = 0.3MLs-1, Tc=300℃ [개방 Sb 3.4초 + 개방 Ga 3.4초 + 대기 2초]×30배 + Tc=300℃에서의 100초 + Tc=450℃에서의 GaSb 800초		 100nm GaSb 증착:
3nm MEE + Tc=300℃에서의 10nm 및 Tc=450℃에서의 80nm
SbGp 28 GaSb_Te 박막: MEE 5초(3ML), Sb 플럭스=1×10-6,
Ga = 0.3MLs-1, GaTe=600℃, Tc=300℃ [개방 Sb 3.4초 + 개방 Ga 및 GaTe 3.4초 + 대기 2초]×3배
SbGp 29 GaSb_Te 박막: MEE 5초(3ML), Sb 플럭스=1×10-6,
Ga = 0.3MLs-1, GaTe=550℃, Tc=300℃ [개방 Sb 3.4초 + 개방 Ga 및 GaTe 3.4초 + 대기 2초]×3배

Claims (18)

  1. 흑연 기판 상에 막을 포함하는 물질의 조성물로서,
    (a) 흑연 기판,
    (b) 그래핀의 격자 부정합에 대하여, 2.5% 이하, 바람직하게는 1% 이하의 격자 부정합을 갖는 원소 또는 화합물을 포함하는 베이스층 막; 및
    (c) III-V족 화합물 또는 II-VI족 화합물 또는 IV족 화합물의 막을 순서대로 포함하는, 조성물.
  2. 흑연 기판 상에 막을 포함하는 물질의 조성물로서,
    (a) 흑연 기판,
    (b) GaSb, InAs, AsSb, GaN, SbBi, AlAs, AlSb, CdSe 또는 Sb를 포함하는 베이스층 막; 및
    (C) III-V족 화합물 또는 II-VI족 화합물 또는 IV족 화합물을 포함하는 막을 순서대로 포함하는, 조성물.
  3. 혹연 기판 상에 막을 포함하는 물질의 조성물로서,
    상기 막은 상기 기판 상에 에피택셜 성장한 것이고,
    상기 막은 적어도 하나의 III-V족 화합물 또는 적어도 하나의 II-VI족 화합물 또는 IV족 화합물을 포함하는, 조성물.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 기판 상에 존재하는 마스크의 홀들 내에서 막이 성장하는, 조성물.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 III-V족 화합물 또는 상기 II-VI족 화합물의 막 또는 상기 막의 일부가 도핑된, 조성물.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 흑연 기판은 지지대 상에 운반된, 조성물.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 흑연 기판에는 결정립계가 없는, 조성물.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서. 상기 막은 AlN을 포함하지 않는, 조성물.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서, 상기 베이스층은 GaSb, InAs, CdSe, AlSb, AlAs, AsSb(예를 들어, As0 . 08Sb0 .92), SbBi(예를 들어, Sb0 . 45Bi0 .55), GaN 또는 Sb이고, 바람직하게는, GaSb, InAs, AsSb(예를 들어, As0 . 08Sb0 .92), SbBi(예를 들어, Sb0 . 45Bi0 .55) 또는 Sb인, 조성물.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서, 상기 베이스층 및/또는 상기 막은 이동 증진 에피택시(MEE) 및/또는 원자층 분자 빔 에피택시(ALMBE)를 이용하여 성장하는, 조성물.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서, 상기 막은 (III)(V)족 막인, 조성물.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서, 상기 막은 3족, 4족, 또는 5족 (III-V) 막인, 조성물.
  13. 제1항 내지 제12항 중 어느 한 항에 있어서, 상기 베이스층이 존재하는 경우, 상기 베이스층과 막의 두께는 적어도 250nm인, 조성물.
  14. 제1항 내지 제13항 중 어느 한 항에 있어서, 상기 막은 시로 다른 층들에 복수의 (III)(V)족 화합물을 포함하는, 조성물.
  15. 제1항 내지 제14항 중 어느 한 항에 있어서, 적어도 하나의 III-V족 화합물 또는 적어도 하나의 II-VI족 화합물을 포함하는 상기 막의 격자 부정합은 상기 그래핀의 격자 부정합에 대하여, 2.5% 이하, 바람직하게는 1% 이하인, 조성물.
  16. 흑연 기판 상에 에피택셜 성장한 막을 제조하는 방법으로서,
    (I) II-VI족 원소들 또는 III-V족 원소들 또는 IV족 원소들을 바람직하게는 분자 빔을 통해 상기 흑연 기판의 표면에 제공하는 단계; 및
    (II) 상기 흑연 기판의 표면으로부터 상기 막을 에피택셜 성장시키는 단계를 포함하는, 방법.
  17. 흑연 기판 상에 막을 성장시키는 방법으로서,
    (I) 상기 기판 상에 베이스층 막을 제공하는 단계로서, 상기 베이스층 막은 그래핀의 격자 부정합에 대하여, 2.5% 이하의 격자 부정합을 갖는 원소 또는 화합물을 포함하고; 및
    (II) III-V족 화합물 또는 복수의 III-V족 화합물의 막을 서로 다른 층들에 성장시키도록 또는 II-VI족 화합물 또는 복수의 II-VI족 화합물의 막을 서로 다른 층들에 성장시키도록, 상기 베이스층 막을 바람직하게는 분자 빔을 통해 II-VI족 원소들 또는 III-V족 원소들과 접촉시키는 단계를 포함하는, 방법.
  18. 제16항 또는 제17항에 있어서, 흑연 기판 상에 에피택셜 성장한 상기 베이스층 막의 증착 또는 상기 막의 형성은 이동 증진 에피택시(MEE) 및 후속하는 원자층 분자 빔 에피택시(ALMBE)를 바람직하게 이 순서대로 포함하는, 방법.
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