JPH0722604A - シミュレーション方法 - Google Patents
シミュレーション方法Info
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- JPH0722604A JPH0722604A JP5152553A JP15255393A JPH0722604A JP H0722604 A JPH0722604 A JP H0722604A JP 5152553 A JP5152553 A JP 5152553A JP 15255393 A JP15255393 A JP 15255393A JP H0722604 A JPH0722604 A JP H0722604A
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- Japan
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- simulation
- data
- center line
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- simulation method
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/455—Emulation; Interpretation; Software simulation, e.g. virtualisation or emulation of application or operating system execution engines
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/20—Design optimisation, verification or simulation
- G06F30/23—Design optimisation, verification or simulation using finite element methods [FEM] or finite difference methods [FDM]
Abstract
(57)【要約】
【目的】シミュレーション対象デバイスの対象パラメー
タを変化してのプロセスシミュレーションの回数を低減
し全体の計算時間を短縮する。 【構成】ステップＳ１で対象デバイスの中心線に対し前
半部のみプロセスシミュレーションを実行して第１のデ
ータを生成する。ステップＳ２で上記第１のデータを上
記中心線に線対称に折返すことにより後半部の領域のプ
ロセスシミュレーションの実行結果である第２のデータ
を生成する。ステップＳ３で上記第１および第２のデー
タを統合してデバイスシミュレーションを実行する。
タを変化してのプロセスシミュレーションの回数を低減
し全体の計算時間を短縮する。 【構成】ステップＳ１で対象デバイスの中心線に対し前
半部のみプロセスシミュレーションを実行して第１のデ
ータを生成する。ステップＳ２で上記第１のデータを上
記中心線に線対称に折返すことにより後半部の領域のプ
ロセスシミュレーションの実行結果である第２のデータ
を生成する。ステップＳ３で上記第１および第２のデー
タを統合してデバイスシミュレーションを実行する。
Description
【０００１】
【産業上の利用分野】本発明はシミュレーション方法に
関し、特にコンピュータエイデッドデザイン（ＣＡＤ）
における半導体デバイスの電子計算機によるプロセスデ
バイス合体シミュレーションシステムのシミュレーショ
ン方法に関する。
関し、特にコンピュータエイデッドデザイン（ＣＡＤ）
における半導体デバイスの電子計算機によるプロセスデ
バイス合体シミュレーションシステムのシミュレーショ
ン方法に関する。
【０００２】
【従来の技術】ＶＬＳＩ素子開発における最大の課題
は、プロセス設計およびデバイス設計を含む設計であ
る。特に高集積度化、大規模化の傾向に対応して、これ
らプロセス設計およびデバイス設計の段階においては、
電子計算機を用いたシミュレーション技術の導入が必須
であり、最終的な素子の特性を勘案しながらこれらプロ
セス設計およびデバイス設計を統合しプロセス条件を設
定するプロセスデバイス統合設計用のプロセスデバイス
合体シミュレーションシステム（以下シミュレータ）が
広く用いられている。近年はさらに、高集積度化にとも
なう素子のサブミクロンオーダへの小型化に対応してよ
り高精度のモデル化が要望され、これに応えた第２世代
のプロセスデバイス合体シミュレータの提案が盛んに行
なわれている。
は、プロセス設計およびデバイス設計を含む設計であ
る。特に高集積度化、大規模化の傾向に対応して、これ
らプロセス設計およびデバイス設計の段階においては、
電子計算機を用いたシミュレーション技術の導入が必須
であり、最終的な素子の特性を勘案しながらこれらプロ
セス設計およびデバイス設計を統合しプロセス条件を設
定するプロセスデバイス統合設計用のプロセスデバイス
合体シミュレーションシステム（以下シミュレータ）が
広く用いられている。近年はさらに、高集積度化にとも
なう素子のサブミクロンオーダへの小型化に対応してよ
り高精度のモデル化が要望され、これに応えた第２世代
のプロセスデバイス合体シミュレータの提案が盛んに行
なわれている。
【０００３】この種のプロセスデバイス合体シミュレー
タの一例として、１９９０年発行のインターナショナル
・ワークショップ・オン・ニューメリカル・モデリング
・オフ・プロセス・アンド・デバイセズ・フォア・イン
テグレーテッド・サーキッツ（ＩＮＴＥＲＮＡＴＩＯＮ
ＡＬ ＷＯＲＫＳＨＯＰ ＯＮ ＮＵＭＥＲＩＣＡＬＭ
ＯＤＥＬＩＮＧ ＯＦ ＰＲＯＣＥＳＳ ＡＮＤ ＤＥ
ＶＩＣＥＳ ＦＯＲＩＮＴＥＧＲＡＴＥＤ ＣＩＲＣＵ
ＩＴＳ）：ＮＵＰＡＤ３のプロシーデング第５９〜第６
０頁，１９９０年，所載の松尾らの論文「ア・スーパー
バイズド・プロセス・アンド・デバイス・シミュレーシ
ョン・フォア・スターチスチカル・ＶＬＳＩ．デザイン
（Ａ ＳＵＰＥＲＶＩＳＥＤ ＰＲＯＣＥＳＳ ａｎｄ
ＤＥＶＩＣＥ ＳＩＭＵＬＡＴＩＯＮ ｆｏｒ ＳＴ
ＡＴＩＳＴＩＣＡＬ ＶＬＳＩＤＥＳＩＧＮ）」記載の
提案は、単純化解析モデルや一次元数値モデルに代り二
次元プロセスシミュレータおよび二次元デバイスシミュ
レータと、入力データを解釈し入力パラメータをライブ
ラリの標準データから変更して生成するとともにシミュ
レーションの全体進行を統括制御するスーパーバイザと
呼ばれるシステム制御装置とを備えており、０．８μｍ
ルールのＭＯＳＦＥＴの設計に適用した結果、従来に比
しより高精度でかつ１／４の短時間でシミュレーション
できたことを示している。
タの一例として、１９９０年発行のインターナショナル
・ワークショップ・オン・ニューメリカル・モデリング
・オフ・プロセス・アンド・デバイセズ・フォア・イン
テグレーテッド・サーキッツ（ＩＮＴＥＲＮＡＴＩＯＮ
ＡＬ ＷＯＲＫＳＨＯＰ ＯＮ ＮＵＭＥＲＩＣＡＬＭ
ＯＤＥＬＩＮＧ ＯＦ ＰＲＯＣＥＳＳ ＡＮＤ ＤＥ
ＶＩＣＥＳ ＦＯＲＩＮＴＥＧＲＡＴＥＤ ＣＩＲＣＵ
ＩＴＳ）：ＮＵＰＡＤ３のプロシーデング第５９〜第６
０頁，１９９０年，所載の松尾らの論文「ア・スーパー
バイズド・プロセス・アンド・デバイス・シミュレーシ
ョン・フォア・スターチスチカル・ＶＬＳＩ．デザイン
（Ａ ＳＵＰＥＲＶＩＳＥＤ ＰＲＯＣＥＳＳ ａｎｄ
ＤＥＶＩＣＥ ＳＩＭＵＬＡＴＩＯＮ ｆｏｒ ＳＴ
ＡＴＩＳＴＩＣＡＬ ＶＬＳＩＤＥＳＩＧＮ）」記載の
提案は、単純化解析モデルや一次元数値モデルに代り二
次元プロセスシミュレータおよび二次元デバイスシミュ
レータと、入力データを解釈し入力パラメータをライブ
ラリの標準データから変更して生成するとともにシミュ
レーションの全体進行を統括制御するスーパーバイザと
呼ばれるシステム制御装置とを備えており、０．８μｍ
ルールのＭＯＳＦＥＴの設計に適用した結果、従来に比
しより高精度でかつ１／４の短時間でシミュレーション
できたことを示している。
【０００４】上述した従来のプロセスデバイス合体シミ
ュレータにより、パラメータとしてチャネル長を１μ
ｍ，２μｍ，３μｍと３種類の寸法に変えた場合のＭＯ
ＳＦＥＴの電気的特性の変化のシミュレーションを行う
場合のシミュレーション方法のフローチャートを示す図
５を参照すると、まず、ステップＰ１でチャネル長１μ
ｍ対応の上記ＭＯＳＦＥＴ（以下対象デバイス）の寸法
でその対象デバイスの全長に亘り所定のステップ長（例
として全長の１００等分）毎にプロセスシュミレータに
よりイオン注入、デポジション、酸化、拡散、エッチン
グ等のプロセスデータやマスクデータを用いてプロセス
シュミレーションを行ない、この結果およびバイアス等
の解析条件をを用いてステップＳ３のデバイスシュミレ
ータによるデバイスシュミレーションを行ない、次に、
チャネル長２μｍおよび３μｍに対応して同様にこれら
ステップＰ１，Ｓ３を反復して実行する。ステップＳ４
で指定された３種類のチャネル長対応のシミュレーショ
ンが全部完了したか否かの判定を行ない、完了していれ
ばこのシミュレーションが完了する。
ュレータにより、パラメータとしてチャネル長を１μ
ｍ，２μｍ，３μｍと３種類の寸法に変えた場合のＭＯ
ＳＦＥＴの電気的特性の変化のシミュレーションを行う
場合のシミュレーション方法のフローチャートを示す図
５を参照すると、まず、ステップＰ１でチャネル長１μ
ｍ対応の上記ＭＯＳＦＥＴ（以下対象デバイス）の寸法
でその対象デバイスの全長に亘り所定のステップ長（例
として全長の１００等分）毎にプロセスシュミレータに
よりイオン注入、デポジション、酸化、拡散、エッチン
グ等のプロセスデータやマスクデータを用いてプロセス
シュミレーションを行ない、この結果およびバイアス等
の解析条件をを用いてステップＳ３のデバイスシュミレ
ータによるデバイスシュミレーションを行ない、次に、
チャネル長２μｍおよび３μｍに対応して同様にこれら
ステップＰ１，Ｓ３を反復して実行する。ステップＳ４
で指定された３種類のチャネル長対応のシミュレーショ
ンが全部完了したか否かの判定を行ない、完了していれ
ばこのシミュレーションが完了する。
【０００５】従来のシミュレーション方法により得られ
たデバイス断面図および電気的特性の一例をそれぞれ示
す図６（Ａ），（Ｂ）を参照すると、まず、プロセスシ
ミュレーションを行い、図６（Ａ）に示すようなメッシ
ュが形成されデバイス形状と不純物分布が算出される。
次に、デバイスシミュレーションを実行すると、図６
（Ｂ）に示すような電気的特性が得られる。
たデバイス断面図および電気的特性の一例をそれぞれ示
す図６（Ａ），（Ｂ）を参照すると、まず、プロセスシ
ミュレーションを行い、図６（Ａ）に示すようなメッシ
ュが形成されデバイス形状と不純物分布が算出される。
次に、デバイスシミュレーションを実行すると、図６
（Ｂ）に示すような電気的特性が得られる。
【０００６】このように、例えば、ＭＯＳＦＥＴのチャ
ネル長依存特性をシミュレーションする場合には、その
ＭＯＳＦＥＴの全長に亘り全長の１００等分毎にパラメ
ータである上記チャネル長の事例数の回数だけプロセス
およびデバイスシミュレーションを実行する。この例で
は、一般的には高性能とされる演算速度３０ＭＩＰＳ
（Ｍｉｌｉｏｎ Ｉｎｓｔｒａｃｔｉｏｎｓ Ｐｅｒ
Ｓｅｃｏｎｄ）の計算機を用いると、１回当りの所要計
算時間はプロセスシミュレーションに対し１５分、デバ
イスシミュレーションに対し１８分である。この従来例
では、それぞれ３回プロセスおよびデバイスシミュレー
ションを実行するので、合計９９分と膨大な計算時間を
必要とする。
ネル長依存特性をシミュレーションする場合には、その
ＭＯＳＦＥＴの全長に亘り全長の１００等分毎にパラメ
ータである上記チャネル長の事例数の回数だけプロセス
およびデバイスシミュレーションを実行する。この例で
は、一般的には高性能とされる演算速度３０ＭＩＰＳ
（Ｍｉｌｉｏｎ Ｉｎｓｔｒａｃｔｉｏｎｓ Ｐｅｒ
Ｓｅｃｏｎｄ）の計算機を用いると、１回当りの所要計
算時間はプロセスシミュレーションに対し１５分、デバ
イスシミュレーションに対し１８分である。この従来例
では、それぞれ３回プロセスおよびデバイスシミュレー
ションを実行するので、合計９９分と膨大な計算時間を
必要とする。
【０００７】
【発明が解決しようとする課題】上述した従来のシミュ
レーション方法は、シミュレーション対象デバイスの全
長に亘りシミュレーション対象パラメータの設定数値の
事例数の回数のプロセスおよびデバイスシミュレーショ
ンを実行するため、膨大な計算時間を必要とするという
欠点があった。
レーション方法は、シミュレーション対象デバイスの全
長に亘りシミュレーション対象パラメータの設定数値の
事例数の回数のプロセスおよびデバイスシミュレーショ
ンを実行するため、膨大な計算時間を必要とするという
欠点があった。
【０００８】
【課題を解決するための手段】本発明のシミュレーショ
ン方法は、シミュレーションの進行方向に直交して予め
定めた中心線に対し線対称の構造を有する第１および第
２の領域から成る半導体デバイスのプロセス設計および
デバイス設計を統合したプロセスデバイス統合設計に用
いイオン注入やデポジションや酸化や拡散やエッチング
を含むプロセスデータやマスクデータを用いて行うプロ
セスシュミレーションと、前記プロセスシュミレーショ
ンの結果およびバイアスを含む解析条件を用いて行うデ
バイスシュミレーションとから成るプロセスデバイス合
体シミュレーションを計算機により実行するシミュレー
ション方法において、前記第１の領域のみ前記プロセス
シミュレーションを実行して第１のデータを生成し、前
記第１のデータを前記中心線に線対称に折返すことによ
り前記第２の領域の前記プロセスシミュレーションの実
行結果である第２のデータを生成し、前記第１および第
２のデータを統合して前記デバイスシミュレーションを
実行することを特徴とするものである。
ン方法は、シミュレーションの進行方向に直交して予め
定めた中心線に対し線対称の構造を有する第１および第
２の領域から成る半導体デバイスのプロセス設計および
デバイス設計を統合したプロセスデバイス統合設計に用
いイオン注入やデポジションや酸化や拡散やエッチング
を含むプロセスデータやマスクデータを用いて行うプロ
セスシュミレーションと、前記プロセスシュミレーショ
ンの結果およびバイアスを含む解析条件を用いて行うデ
バイスシュミレーションとから成るプロセスデバイス合
体シミュレーションを計算機により実行するシミュレー
ション方法において、前記第１の領域のみ前記プロセス
シミュレーションを実行して第１のデータを生成し、前
記第１のデータを前記中心線に線対称に折返すことによ
り前記第２の領域の前記プロセスシミュレーションの実
行結果である第２のデータを生成し、前記第１および第
２のデータを統合して前記デバイスシミュレーションを
実行することを特徴とするものである。
【０００９】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１０】本発明のシミュレーション方法を実行する
プロセスデバイス合体シミュレータの構成をブロックで
示す図２を参照すると、この図に示すプロセスデバイス
合体シミュレータは、システムの動作全体を統括するス
ーパーバイザ１と、上述の従来技術で説明したものと同
様にイオン注入，デポジション，酸化，拡散，エッチン
グ等のプロセスデータやマスクデータを用いてプロセス
データ３の供給を受けプロセスシミュレーションを実行
するプロセスシミュレータ２と、シミュレーション対象
のデバイス（以下対象デバイス）の構造データ５の供給
を受けプロセスシミュレータ２のプロセスシミュレーシ
ョン結果を対象デバイスの中心線に線対称に反転すなわ
ちミラー反転するミラー反転手段４と、ミラー反転手段
の結果と上記プロセスシミュレーション結果とを用いさ
らに各電極にバイアスを印加し定常状態または過渡状態
での電圧，電流，キャリア濃度，しきい値電圧，電流増
幅率等の算出等の解析条件７の供給を受けてデバイスシ
ミュレーションを行なうデバイスシミュレータ６と、シ
ミュレーション結果を表示するグラフイック表示装置８
とを備える。
プロセスデバイス合体シミュレータの構成をブロックで
示す図２を参照すると、この図に示すプロセスデバイス
合体シミュレータは、システムの動作全体を統括するス
ーパーバイザ１と、上述の従来技術で説明したものと同
様にイオン注入，デポジション，酸化，拡散，エッチン
グ等のプロセスデータやマスクデータを用いてプロセス
データ３の供給を受けプロセスシミュレーションを実行
するプロセスシミュレータ２と、シミュレーション対象
のデバイス（以下対象デバイス）の構造データ５の供給
を受けプロセスシミュレータ２のプロセスシミュレーシ
ョン結果を対象デバイスの中心線に線対称に反転すなわ
ちミラー反転するミラー反転手段４と、ミラー反転手段
の結果と上記プロセスシミュレーション結果とを用いさ
らに各電極にバイアスを印加し定常状態または過渡状態
での電圧，電流，キャリア濃度，しきい値電圧，電流増
幅率等の算出等の解析条件７の供給を受けてデバイスシ
ミュレーションを行なうデバイスシミュレータ６と、シ
ミュレーション結果を表示するグラフイック表示装置８
とを備える。
【００１１】スーパーバイザ１は、システム全体の処理
の流れを制御するとともに、上記ミラー反転のとき上記
対象デバイスの対象パラメータの数値変更等の小処理を
自動的に行なう。
の流れを制御するとともに、上記ミラー反転のとき上記
対象デバイスの対象パラメータの数値変更等の小処理を
自動的に行なう。
【００１２】ここで、上記対象デバイスはシミュレーシ
ョンの進行方向に直交して設定した中心線の前後が上記
中心線に対し線対称の構造を有するＭＯＳＦＥＴとし、
従来例と同様にパラメータのチャネル長を１μｍ，２μ
ｍ，３μｍと３種類の寸法に変化させ、また全長の１０
０等分毎のステップにてシミュレーションを実行するも
のとする。
ョンの進行方向に直交して設定した中心線の前後が上記
中心線に対し線対称の構造を有するＭＯＳＦＥＴとし、
従来例と同様にパラメータのチャネル長を１μｍ，２μ
ｍ，３μｍと３種類の寸法に変化させ、また全長の１０
０等分毎のステップにてシミュレーションを実行するも
のとする。
【００１３】本発明のシミュレーション方法の一実施例
のフローチャートを示す図１および本実施例のシミュレ
ーション方法により得られたデバイス断面図の一例をそ
れぞれ示す図３（Ａ），（Ｂ），（Ｃ）を参照すると、
まず、上述の従来のシミュレーション方法におけるステ
ップＰ１に対応のステップＳ１で、チャネル長１μｍ対
応の上記ＭＯＳＦＥＴの寸法の上記中心線までの前半部
すなわち５０ステップ分についてプロセスシュミレータ
により従来のステップＰ１と同様のプロセスシュミレー
ションを行なう。図３（Ａ）に示すようなメッシュが形
成されデバイス形状と不純物分布が算出される。次に、
ステップＳ２で、前半部のシミュレーション結果を後半
部へ上記中心線に線対称に折返す、すなわちミラー反転
する。これにより上記ＭＯＳＦＥＴの全長に亘るプロセ
スシュミレーションが行われたことと等価になり、図３
（Ｂ）に示すようにこのＭＯＳＦＥＴのデバイス構造が
完成する。次に、従来と同様に、ステップＳ３のデバイ
スシュミレータによるデバイスシュミレーションを行な
う。
のフローチャートを示す図１および本実施例のシミュレ
ーション方法により得られたデバイス断面図の一例をそ
れぞれ示す図３（Ａ），（Ｂ），（Ｃ）を参照すると、
まず、上述の従来のシミュレーション方法におけるステ
ップＰ１に対応のステップＳ１で、チャネル長１μｍ対
応の上記ＭＯＳＦＥＴの寸法の上記中心線までの前半部
すなわち５０ステップ分についてプロセスシュミレータ
により従来のステップＰ１と同様のプロセスシュミレー
ションを行なう。図３（Ａ）に示すようなメッシュが形
成されデバイス形状と不純物分布が算出される。次に、
ステップＳ２で、前半部のシミュレーション結果を後半
部へ上記中心線に線対称に折返す、すなわちミラー反転
する。これにより上記ＭＯＳＦＥＴの全長に亘るプロセ
スシュミレーションが行われたことと等価になり、図３
（Ｂ）に示すようにこのＭＯＳＦＥＴのデバイス構造が
完成する。次に、従来と同様に、ステップＳ３のデバイ
スシュミレータによるデバイスシュミレーションを行な
う。
【００１４】次に、ステップＳ２に戻り、ステップＳ１
の前半部のシミュレーション結果のデータを延長して生
成した延長データを１μｍ分付加し（図３（Ｃ）の
ａ）、その延長データの終端に前半部のミラー反転結果
を接続する。すると上記延長分の１μｍが付加されたチ
ャネル長２μｍ対応のＭＯＳＦＥＴの全長に亘るプロセ
スシュミレーションが行われたことと等価になる。次に
同様にステップＳ３のデバイスシュミレーションを行な
う。
の前半部のシミュレーション結果のデータを延長して生
成した延長データを１μｍ分付加し（図３（Ｃ）の
ａ）、その延長データの終端に前半部のミラー反転結果
を接続する。すると上記延長分の１μｍが付加されたチ
ャネル長２μｍ対応のＭＯＳＦＥＴの全長に亘るプロセ
スシュミレーションが行われたことと等価になる。次に
同様にステップＳ３のデバイスシュミレーションを行な
う。
【００１５】再度ステップＳ２に戻り、同様に、ステッ
プＳ１の前半部のシミュレーション結果のデータに同様
に生成した２μｍ分の延長データを付加し、チャネル長
３μｍ対応のＭＯＳＦＥＴのプロセスシュミレーショ
ン、およびステップＳ３のデバイスシュミレーションを
行なう。以上により、チャネル長を１μｍ，２μｍ，３
μｍの３種類の寸法に設定した場合のＭＯＳＦＥＴの全
事例についてシミュレーションを完了する。
プＳ１の前半部のシミュレーション結果のデータに同様
に生成した２μｍ分の延長データを付加し、チャネル長
３μｍ対応のＭＯＳＦＥＴのプロセスシュミレーショ
ン、およびステップＳ３のデバイスシュミレーションを
行なう。以上により、チャネル長を１μｍ，２μｍ，３
μｍの３種類の寸法に設定した場合のＭＯＳＦＥＴの全
事例についてシミュレーションを完了する。
【００１６】このように、プロセスシミュレーションを
デバイス全長の前半のみ実行することにより、計算時間
はステップ数の２乗に比例するので全長に亘り実行する
場合の約１／４になる。従来例と同様にチャネル長の事
例数が３の場合、本実施例のシミュレーション全体の計
算時間は、約５８分となり、従来の９９分の約２／３で
ある。
デバイス全長の前半のみ実行することにより、計算時間
はステップ数の２乗に比例するので全長に亘り実行する
場合の約１／４になる。従来例と同様にチャネル長の事
例数が３の場合、本実施例のシミュレーション全体の計
算時間は、約５８分となり、従来の９９分の約２／３で
ある。
【００１７】従来の技術と本発明によるシミュレーショ
ン計算時間を比較した図４を参照すると、パラメータで
あるチャネル長の事例数が多くなる程本発明による計算
時間の短縮効果が大きくなることが示される。
ン計算時間を比較した図４を参照すると、パラメータで
あるチャネル長の事例数が多くなる程本発明による計算
時間の短縮効果が大きくなることが示される。
【００１８】以上、本発明の実施例を説明したが、本発
明は上記実施例に限られることなく種々の変形が可能で
ある。例えば、ミラー反転後所定の延長データを付加す
る代りに、前半部のデータに所定の延長データの１／２
を付加してからミラー反転を行なうことも本発明の主旨
を逸脱しない限り適用できることは勿論である。
明は上記実施例に限られることなく種々の変形が可能で
ある。例えば、ミラー反転後所定の延長データを付加す
る代りに、前半部のデータに所定の延長データの１／２
を付加してからミラー反転を行なうことも本発明の主旨
を逸脱しない限り適用できることは勿論である。
【００１９】
【発明の効果】以上説明したように、本発明のシミュレ
ーション方法は、シミュレーションにおける計算時間を
大幅に短縮できるという効果がある。
ーション方法は、シミュレーションにおける計算時間を
大幅に短縮できるという効果がある。
【図１】本発明のシミュレーション方法の一実施例を示
すフローチャートである。
すフローチャートである。
【図２】本実施例のシミュレーション方法に用いるプロ
セスデバイス合体シミュレータの構成を示すブロック図
である。
セスデバイス合体シミュレータの構成を示すブロック図
である。
【図３】本実施例によるシミュレーション結果の一例を
示すデバイス断面図である。
示すデバイス断面図である。
【図４】従来と本発明のそれぞれのシミュレーションに
おける計算時間を比較した図である。
おける計算時間を比較した図である。
【図５】従来のシミュレーション方法の一例を示すフロ
ーチャートである。
ーチャートである。
【図６】従来の技術によるシミュレーション結果の一例
を示すデバイス断面図および特性図である。
を示すデバイス断面図および特性図である。
１ スーパーバイザ ２ プロセスシミュレータ ３ プロセスデータ ４ ミラー反転手段 ５ 構造データ ６ デバイスシミュレータ ７ 解析条件 ８ グラフイック表示装置
Claims (3)
- 【請求項１】 シミュレーションの進行方向に直交して
予め定めた中心線に対し線対称の構造を有する第１およ
び第２の領域から成る半導体デバイスのプロセス設計お
よびデバイス設計を統合したプロセスデバイス統合設計
に用いイオン注入やデポジションや酸化や拡散やエッチ
ングを含むプロセスデータやマスクデータを用いて行う
プロセスシュミレーションと、前記プロセスシュミレー
ションの結果およびバイアスを含む解析条件を用いて行
うデバイスシュミレーションとから成るプロセスデバイ
ス合体シミュレーションを計算機により実行するシミュ
レーション方法において、 前記第１の領域のみ前記プロセスシミュレーションを実
行して第１のデータを生成し、 前記第１のデータを前記中心線に線対称に折返すことに
より前記第２の領域の前記プロセスシミュレーションの
実行結果である第２のデータを生成し、 前記第１および第２のデータを統合して前記デバイスシ
ミュレーションを実行することを特徴とするシミュレー
ション方法。 - 【請求項２】 前記第１のデータを延長して生成した予
め定めた長さの延長データを前記第１および第２のデー
タの間に挿入することを特徴とする請求項１記載のシミ
ュレーション方法。 - 【請求項３】 前記第１のデータを延長して生成した予
め定めた長さの延長データを前記第１のデータに付加し
この延長データの終端を新たに前記中心線ととして線対
称に折返すことにより前記第２のデータを生成すること
を特徴とする請求項１記載のシミュレーション方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5152553A JP3001351B2 (ja) | 1993-06-24 | 1993-06-24 | シミュレーション方法 |
| US08/264,350 US5629877A (en) | 1993-06-24 | 1994-06-23 | Process and device composite simulation system and simulation method |
| KR1019940014408A KR0136020B1 (ko) | 1993-06-24 | 1994-06-23 | 프로세스 디바이스 합체 시뮬레이션 시스템 및 시뮬레이션 방법 |
| EP94109825A EP0631248B1 (en) | 1993-06-24 | 1994-06-24 | Process and device composite simulation system and simulation method |
| DE69426507T DE69426507T2 (de) | 1993-06-24 | 1994-06-24 | System und Verfahren zur gleichzeitigen Prozess- und Device-Simulation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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