JP2806112B2 - Ｌｓｉシミュレーション装置 - Google Patents
Ｌｓｉシミュレーション装置Info
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- JP2806112B2 JP2806112B2 JP3341380A JP34138091A JP2806112B2 JP 2806112 B2 JP2806112 B2 JP 2806112B2 JP 3341380 A JP3341380 A JP 3341380A JP 34138091 A JP34138091 A JP 34138091A JP 2806112 B2 JP2806112 B2 JP 2806112B2
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Description
【０００１】
【産業上の利用分野】本発明はＬＳＩのシミュレーショ
ンに利用する。特に、回路シミュレーション装置の並列
処理技術に関する。
ンに利用する。特に、回路シミュレーション装置の並列
処理技術に関する。
【０００２】
【従来の技術】ＬＳＩの電子回路シミュレーションは、
ＣＰＵ依存度の高い計算機処理のうちの一つであり、計
算コストの低減と処理の即応性の改善とを目的として種
々の改良方式が発明されている。特に、回路の並列処理
に関する技術は盛んに開発が進められているのは周知の
とおりである。その一例として特願昭６１−０２６２９
３および特願昭６３−１３５８７７に記載されている並
列処理方式がある。当資料により提案されている並列処
理方式はシミュレーションデータのコンパイル、リン
ク、シミュレーション実行等計算処理のすべてに渡り並
列処理を適用し得るものであり、大規模集積回路シミュ
レーションの有力な手段を提供している。
ＣＰＵ依存度の高い計算機処理のうちの一つであり、計
算コストの低減と処理の即応性の改善とを目的として種
々の改良方式が発明されている。特に、回路の並列処理
に関する技術は盛んに開発が進められているのは周知の
とおりである。その一例として特願昭６１−０２６２９
３および特願昭６３−１３５８７７に記載されている並
列処理方式がある。当資料により提案されている並列処
理方式はシミュレーションデータのコンパイル、リン
ク、シミュレーション実行等計算処理のすべてに渡り並
列処理を適用し得るものであり、大規模集積回路シミュ
レーションの有力な手段を提供している。
【０００３】なお、これらの方式は回路を機能に応じて
回路ブロックに分割し、各回路ブロックを並列に処理し
て最終的に相互作用を等価回路で挿入し、シミュレーシ
ョン結果を得るものがほとんどである。
回路ブロックに分割し、各回路ブロックを並列に処理し
て最終的に相互作用を等価回路で挿入し、シミュレーシ
ョン結果を得るものがほとんどである。
【０００４】
【発明が解決しようとする課題】ところで、この回路ブ
ロックによる並列処理において、多数の回路ブロックが
共通して接続される共通接続回路ブロック（以下、グロ
ーバルノードと呼ぶ）の存在が問題になっている。
ロックによる並列処理において、多数の回路ブロックが
共通して接続される共通接続回路ブロック（以下、グロ
ーバルノードと呼ぶ）の存在が問題になっている。
【０００５】このグローバルノードに相当するものはＤ
Ｃ供給電源回路ブロック、ＭＯＳ基板回路ブロック、接
地回路ブロックなどで、このような回路ブロックは優先
的に外部ノードに引き上げる方がよいとされている。そ
の理由としては、これらの回路ブロックには多数の回路
ブロックが共通して接続されているため、当該回路ブロ
ックを他の回路ブロックの内部に取り込んだ場合、回路
の細分化や定式化に不利になり結果として並列処理効率
の低下を招くからである。
Ｃ供給電源回路ブロック、ＭＯＳ基板回路ブロック、接
地回路ブロックなどで、このような回路ブロックは優先
的に外部ノードに引き上げる方がよいとされている。そ
の理由としては、これらの回路ブロックには多数の回路
ブロックが共通して接続されているため、当該回路ブロ
ックを他の回路ブロックの内部に取り込んだ場合、回路
の細分化や定式化に不利になり結果として並列処理効率
の低下を招くからである。
【０００６】また、このようなシミュレーション実行に
当たり回路方程式の定式化を行うが、通常その高い汎用
性から節点電位と電流独立変数を回路変数とする修正節
点法が用いられることが多い（ＩＥＥＥ Ｔｒａｎｓａ
ｃｔｉｏｎ ｏｎＣｉｒｃｕｉｔ ＆ Ｓｙｓｔｅｍ
第２２巻 ５０４頁〜５０９頁 １９７５年参照）。
当たり回路方程式の定式化を行うが、通常その高い汎用
性から節点電位と電流独立変数を回路変数とする修正節
点法が用いられることが多い（ＩＥＥＥ Ｔｒａｎｓａ
ｃｔｉｏｎ ｏｎＣｉｒｃｕｉｔ ＆ Ｓｙｓｔｅｍ
第２２巻 ５０４頁〜５０９頁 １９７５年参照）。
【０００７】さらに、この修正節点法を回路方程式の定
式化に用いる場合、ＬＵ分解過程での特異点を避けるた
めに通常は行および列のリオーダリング（再整理）が施
される（ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎ ｏｎ Ｃ
ｉｒｃｕｉｔ ＆Ｓｙｓｔｅｍ 第２８巻 ２７１頁〜
２７９頁 １９８１年参照）。
式化に用いる場合、ＬＵ分解過程での特異点を避けるた
めに通常は行および列のリオーダリング（再整理）が施
される（ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎ ｏｎ Ｃ
ｉｒｃｕｉｔ ＆Ｓｙｓｔｅｍ 第２８巻 ２７１頁〜
２７９頁 １９８１年参照）。
【０００８】さらに問題点を明確にするために図６およ
び図７を参照して具体的に説明する。図６は抵抗回路網
を示す図である。図７は抵抗回路網の回路行列である。
び図７を参照して具体的に説明する。図６は抵抗回路網
を示す図である。図７は抵抗回路網の回路行列である。
【０００９】図６に示すような抵抗回路網から回路行列
を作成し、そこから得られた回路方程式を修正節点法で
定式化して行および列のリオーダリングを施すと周知の
手順により図７に示す行列パターンが得られる。
を作成し、そこから得られた回路方程式を修正節点法で
定式化して行および列のリオーダリングを施すと周知の
手順により図７に示す行列パターンが得られる。
【００１０】列順を電源電流３１の電流変数４１、電源
電流ノード３３の電位変数４２、抵抗ノード群３４の電
位変数４３、接地ノード３５の電位変数４４に対応さ
せ、行順は電源電流ノード３３での部分行列４５、電源
電流３１での部分行列４６、抵抗ノード３４での部分行
列４７、接地ノード３５での部分行列４８となる。
電流ノード３３の電位変数４２、抵抗ノード群３４の電
位変数４３、接地ノード３５の電位変数４４に対応さ
せ、行順は電源電流ノード３３での部分行列４５、電源
電流３１での部分行列４６、抵抗ノード３４での部分行
列４７、接地ノード３５での部分行列４８となる。
【００１１】この方式の利点はＬＵ分解過程での特異点
が避けられることの他に、電源素子および同素子の電流
変数に関する行列部分のＬＵ分解過程で新たに派生する
行列要素数および行列要素の更新回数を少なくすること
ができる点にある。即ち、図７に示すように１行１列お
よび２行２列でのＬＵ分解過程で、行列要素数および更
新数は「０」であることがわかる。シミュレーション時
間の短縮を図る上で、ＬＵ分解過程での行列要素数およ
び更新回数を少なくすることは重要である。
が避けられることの他に、電源素子および同素子の電流
変数に関する行列部分のＬＵ分解過程で新たに派生する
行列要素数および行列要素の更新回数を少なくすること
ができる点にある。即ち、図７に示すように１行１列お
よび２行２列でのＬＵ分解過程で、行列要素数および更
新数は「０」であることがわかる。シミュレーション時
間の短縮を図る上で、ＬＵ分解過程での行列要素数およ
び更新回数を少なくすることは重要である。
【００１２】さて、この方式をブロック化された回路の
定式化に応用すると、行列パターンは図８に示すように
なる。図８は抵抗回路ブロックの回路行列である。
定式化に応用すると、行列パターンは図８に示すように
なる。図８は抵抗回路ブロックの回路行列である。
【００１３】この回路行列は、抵抗ノード群３４に関す
る回路ブロック内部ノード行列の領域６０、６１、電源
電流ノード３３および接地ノード３５に関する外部ノー
ド行列の領域６２、６３、電源電流３１に関するグロー
バルノード行列の領域６４、６５から構成される。この
場合には、図８に示すパターンからわかるように回路ブ
ロックの定式化において、グローバルノード行列でのＬ
Ｕ分解過程で行列要素数もしくは更新回数がどうしても
増加し、これにともなう処理時間が大幅に増大する。
る回路ブロック内部ノード行列の領域６０、６１、電源
電流ノード３３および接地ノード３５に関する外部ノー
ド行列の領域６２、６３、電源電流３１に関するグロー
バルノード行列の領域６４、６５から構成される。この
場合には、図８に示すパターンからわかるように回路ブ
ロックの定式化において、グローバルノード行列でのＬ
Ｕ分解過程で行列要素数もしくは更新回数がどうしても
増加し、これにともなう処理時間が大幅に増大する。
【００１４】本発明はこのような背景に行われたもので
あり、回路をブロック化して演算しても処理時間を短縮
できる行列演算装置の提供を目的とする。
あり、回路をブロック化して演算しても処理時間を短縮
できる行列演算装置の提供を目的とする。
【００１５】
【課題を解決するための手段】本発明は回路図を入力す
る回路図入力インターフェースと、この回路図入力イン
ターフェースからの回路図情報により回路を回路ブロッ
クに分割して演算する回路ブロック分割演算部と、この
回路ブロック分割演算部からの回路ブロック情報により
シミュレーションを実行するシミュレーション実行部
と、このシミュレーション実行部からのシミュレーショ
ン結果を出力する結果出力インターフェースとを備えた
ＬＳＩシミュレーション装置において、前記回路ブロッ
ク分割演算部に、多数の回路ブロックが共通して接続さ
れる共通接続回路ブロックを識別する手段を備え、前記
共通接続回路ブロックを除去した回路ブロック要素で演
算のための回路行列を作成する手段を含むことを特徴と
する。
る回路図入力インターフェースと、この回路図入力イン
ターフェースからの回路図情報により回路を回路ブロッ
クに分割して演算する回路ブロック分割演算部と、この
回路ブロック分割演算部からの回路ブロック情報により
シミュレーションを実行するシミュレーション実行部
と、このシミュレーション実行部からのシミュレーショ
ン結果を出力する結果出力インターフェースとを備えた
ＬＳＩシミュレーション装置において、前記回路ブロッ
ク分割演算部に、多数の回路ブロックが共通して接続さ
れる共通接続回路ブロックを識別する手段を備え、前記
共通接続回路ブロックを除去した回路ブロック要素で演
算のための回路行列を作成する手段を含むことを特徴と
する。
【００１６】また、前記シミュレーション実行部に除去
した前記共通接続回路ブロックのデータを格納する手段
を備えることが望ましい。
した前記共通接続回路ブロックのデータを格納する手段
を備えることが望ましい。
【００１７】さらに、前記シミュレーション実行部に除
去した前記共通接続回路ブロックを含めた総合シミュレ
ーションを行う手段を含むことが望ましい。
去した前記共通接続回路ブロックを含めた総合シミュレ
ーションを行う手段を含むことが望ましい。
【００１８】
【作用】回路図入力インターフェースからの回路図情報
により、回路ブロック分割演算部が回路図を回路ブロッ
クに分割する。その分割された回路ブロック情報により
グローバルノード識別手順が回路ブロックをグローバル
ノードか否か識別する。グローバルノード識別手順は、
例えば世界的に標準な回路シミュレーションであるＳＰ
ＩＣＥを用いることができる（参考文献としてＬ．Ｗ．
Ｎａｇｅｌ“ＳＰＩＣＥ２；Ａ ｃｏｍｐｕｔｅｒ ｐ
ｒｏｇｒａｍ ｔｏ ｓｉｍｕｌａｔｅｓｅｍｉｃｏｎ
ｄｕｃｔｏｒ ｃｉｒｃｕｉｔｓ”，Ｍｅｍｏ Ｎｏ．
ＥＲＬ−Ｍ５２０，Ｅｌｅｃｔｒｏｎｉｃｓ Ｒｅｓｅ
ａｒｃｈ Ｌａｂ．Ｕｎｉｖｅｒｓｉｔｙ ｏｆ Ｃａ
ｌｉｆｏｒｎｉａ，Ｂｅｒｋｅｌｅｙ，Ｍａｙ１９７
５．）。グローバルノードと識別されるものはＤＣ供給
電源回路ブロック、ＭＯＳ基板回路ブロック、接地回路
ブロックなどの多数の回路ブロックが共通して接続され
る共通接続回路ブロックである。
により、回路ブロック分割演算部が回路図を回路ブロッ
クに分割する。その分割された回路ブロック情報により
グローバルノード識別手順が回路ブロックをグローバル
ノードか否か識別する。グローバルノード識別手順は、
例えば世界的に標準な回路シミュレーションであるＳＰ
ＩＣＥを用いることができる（参考文献としてＬ．Ｗ．
Ｎａｇｅｌ“ＳＰＩＣＥ２；Ａ ｃｏｍｐｕｔｅｒ ｐ
ｒｏｇｒａｍ ｔｏ ｓｉｍｕｌａｔｅｓｅｍｉｃｏｎ
ｄｕｃｔｏｒ ｃｉｒｃｕｉｔｓ”，Ｍｅｍｏ Ｎｏ．
ＥＲＬ−Ｍ５２０，Ｅｌｅｃｔｒｏｎｉｃｓ Ｒｅｓｅ
ａｒｃｈ Ｌａｂ．Ｕｎｉｖｅｒｓｉｔｙ ｏｆ Ｃａ
ｌｉｆｏｒｎｉａ，Ｂｅｒｋｅｌｅｙ，Ｍａｙ１９７
５．）。グローバルノードと識別されるものはＤＣ供給
電源回路ブロック、ＭＯＳ基板回路ブロック、接地回路
ブロックなどの多数の回路ブロックが共通して接続され
る共通接続回路ブロックである。
【００１９】このようにして識別されたグローバルノー
ドは除去され、他の回路ブロックだけで回路行列を作成
する。さらに、この回路行列から回路方程式が作成され
修正節点法により定式化し、再び回路行列としてリオー
ダリングされる。この回路行列をＬＵ分解して逆行列計
算をして変数解を得る。シミュレーション装置は、この
変数解をもとに回路のシミュレーションを実行する。こ
のとき、回路ブロック分割演算部で除去されたグローバ
ルノードの情報がグローバルノード情報ファイルから読
出され、シミュレーターはこのグローバルノード情報を
参照しながら総合的なシミュレーションをシミュレーシ
ョン実行部で行う。結果は結果出力インターフェースか
ら出力される。
ドは除去され、他の回路ブロックだけで回路行列を作成
する。さらに、この回路行列から回路方程式が作成され
修正節点法により定式化し、再び回路行列としてリオー
ダリングされる。この回路行列をＬＵ分解して逆行列計
算をして変数解を得る。シミュレーション装置は、この
変数解をもとに回路のシミュレーションを実行する。こ
のとき、回路ブロック分割演算部で除去されたグローバ
ルノードの情報がグローバルノード情報ファイルから読
出され、シミュレーターはこのグローバルノード情報を
参照しながら総合的なシミュレーションをシミュレーシ
ョン実行部で行う。結果は結果出力インターフェースか
ら出力される。
【００２０】なお、この手順はすべて自動的に実行され
る。
る。
【００２１】
【実施例】本発明実施例装置の構成を図１を参照して説
明する。図１は本発明実施例装置のブロック図である。
明する。図１は本発明実施例装置のブロック図である。
【００２２】本発明は回路図を入力する回路図入力イン
ターフェース１と、この回路図入力インターフェース１
からの回路図情報により回路を回路ブロックに分割して
演算する回路ブロック分割演算部２と、この回路ブロッ
ク分割演算部２からの回路ブロック情報によりシミュレ
ーションを実行するシミュレーション実行部７と、この
シミュレーション実行部からのシミュレーション結果を
出力する結果出力インターフェース５とを備えたＬＳＩ
シミュレーション装置８において、回路ブロック分割演
算部２に、多数の回路ブロックが共通して接続される共
通接続回路ブロックを識別する手段を備え、前記共通接
続回路ブロックを除去した回路ブロック要素で演算のた
めの回路行列を作成する手段を含むことを特徴とする。
ターフェース１と、この回路図入力インターフェース１
からの回路図情報により回路を回路ブロックに分割して
演算する回路ブロック分割演算部２と、この回路ブロッ
ク分割演算部２からの回路ブロック情報によりシミュレ
ーションを実行するシミュレーション実行部７と、この
シミュレーション実行部からのシミュレーション結果を
出力する結果出力インターフェース５とを備えたＬＳＩ
シミュレーション装置８において、回路ブロック分割演
算部２に、多数の回路ブロックが共通して接続される共
通接続回路ブロックを識別する手段を備え、前記共通接
続回路ブロックを除去した回路ブロック要素で演算のた
めの回路行列を作成する手段を含むことを特徴とする。
【００２３】また、シミュレーション実行部７に除去し
た前記共通接続回路ブロックのデータを格納する手段を
備えている。
た前記共通接続回路ブロックのデータを格納する手段を
備えている。
【００２４】さらに、シミュレーション実行部７に除去
した前記共通接続回路ブロックを含めた総合シミュレー
ションを行う手段を含む構成である。
した前記共通接続回路ブロックを含めた総合シミュレー
ションを行う手段を含む構成である。
【００２５】次に、図２を参照して本発明実施例装置の
回路ブロック分割演算部２の動作を説明する。図２は回
路ブロック分割演算部２の動作を示すフローチャートで
ある。
回路ブロック分割演算部２の動作を説明する。図２は回
路ブロック分割演算部２の動作を示すフローチャートで
ある。
【００２６】回路ブロック情報が入力されると、その回
路ブロックがグローバルノードか否かを識別する。グロ
ーバルノードと識別されるものはＤＣ供給電源回路ブロ
ック、ＭＯＳ基板回路ブロック、接地回路ブロックなど
の多数の回路ブロックが共通して接続される共通接続回
路ブロックである。
路ブロックがグローバルノードか否かを識別する。グロ
ーバルノードと識別されるものはＤＣ供給電源回路ブロ
ック、ＭＯＳ基板回路ブロック、接地回路ブロックなど
の多数の回路ブロックが共通して接続される共通接続回
路ブロックである。
【００２７】このようにして識別されたグローバルノー
ドは除去され、他の回路ブロックだけで回路行列を作成
する。さらに、この回路行列から回路方程式が作成され
修正節点法により定式化し、再び回路行列としてリオー
ダリングされる。この回路行列をＬＵ分解して逆行列計
算をして変数解を得る。
ドは除去され、他の回路ブロックだけで回路行列を作成
する。さらに、この回路行列から回路方程式が作成され
修正節点法により定式化し、再び回路行列としてリオー
ダリングされる。この回路行列をＬＵ分解して逆行列計
算をして変数解を得る。
【００２８】次に、本発明実施例装置の回路ブロック分
割演算部２における回路行列作成手順を図３および図４
を参照して説明する。図３は回路ブロックを示す図であ
る。図４は本発明実施例装置によりグローバルノードが
除去された回路行列を示す図である。
割演算部２における回路行列作成手順を図３および図４
を参照して説明する。図３は回路ブロックを示す図であ
る。図４は本発明実施例装置によりグローバルノードが
除去された回路行列を示す図である。
【００２９】図４の回路行列は図６に示す抵抗回路網に
対して回路ブロック分割を行い、本発明実施例装置を適
用したときの回路行列パターンである。
対して回路ブロック分割を行い、本発明実施例装置を適
用したときの回路行列パターンである。
【００３０】まず、グローバルノードを識別する。グロ
ーバルノードを識別する手段としては世界的に標準な回
路シミュレーションであるＳＰＩＣＥの回路記述フォー
マットにソフトを追加して用いる構成である。
ーバルノードを識別する手段としては世界的に標準な回
路シミュレーションであるＳＰＩＣＥの回路記述フォー
マットにソフトを追加して用いる構成である。
【００３１】次に、シミュレーションプログラムのコン
パイル部が入力された回路構造を解釈し、シミュレーシ
ョン実行時の回路行列パターンをあらかじめ作成する。
この回路行列パターンに基づき、回路ブロックを行列要
素とした回路行列が作成されるが、グローバルノードは
この回路行列の対角項に便宜上振り向けられる。これに
より実際のシミュレーション実行時にはグローバルノー
ドに関する行列要素はすべて対応する行列部の対角項に
蓄積されることになる。このように蓄積された対角項は
ＬＵ分解に入る前に「０」値にセットされる。
パイル部が入力された回路構造を解釈し、シミュレーシ
ョン実行時の回路行列パターンをあらかじめ作成する。
この回路行列パターンに基づき、回路ブロックを行列要
素とした回路行列が作成されるが、グローバルノードは
この回路行列の対角項に便宜上振り向けられる。これに
より実際のシミュレーション実行時にはグローバルノー
ドに関する行列要素はすべて対応する行列部の対角項に
蓄積されることになる。このように蓄積された対角項は
ＬＵ分解に入る前に「０」値にセットされる。
【００３２】ＬＵ分解終了後に逆行列計算を行って変数
解を求めるが、グローバルノードの行列要素は「０」に
セットされているので、回路方程式は （１）；Δｉ＋ｇ1 （ΔｖG −Δｖ1 ）＋ｇ2 （ΔｖG
−Δｖ2 ）＋ｇ3 （ΔｖG −Δｖ3 ）＝θ ｇ1 ＝ｇ2 ＝ｇ3 ＝０ 即ち、 （２）；Δｉ＝θあるいはｉ＝ｉk となる。ここで、Δとはニュートン反復計算での直前の
解との差分を意味する。また、ｉは電源電流３１、ｖG
は電源電流ノード３３の電位、ｖ1 、ｖ2 、ｖ3 は抵抗
ノード群３４の電位を示す。さらに、ｉk は電源電流３
１に関したニュートン反復計算の直前解である。（１）
式を（２）式で近似することは妥当である。なぜなら
（１）式において、電源電流ノード３３のニュートン反
復電位差分ΔｖG は常に「０」であること、またニュー
トン反復が収束した時点では、他のノードの電位差分Δ
ｖ1 、Δｖ2 、Δｖ3 は収束判定の切捨て誤差内に収ま
っているからである（通常、相対誤差で１０-3）。
解を求めるが、グローバルノードの行列要素は「０」に
セットされているので、回路方程式は （１）；Δｉ＋ｇ1 （ΔｖG −Δｖ1 ）＋ｇ2 （ΔｖG
−Δｖ2 ）＋ｇ3 （ΔｖG −Δｖ3 ）＝θ ｇ1 ＝ｇ2 ＝ｇ3 ＝０ 即ち、 （２）；Δｉ＝θあるいはｉ＝ｉk となる。ここで、Δとはニュートン反復計算での直前の
解との差分を意味する。また、ｉは電源電流３１、ｖG
は電源電流ノード３３の電位、ｖ1 、ｖ2 、ｖ3 は抵抗
ノード群３４の電位を示す。さらに、ｉk は電源電流３
１に関したニュートン反復計算の直前解である。（１）
式を（２）式で近似することは妥当である。なぜなら
（１）式において、電源電流ノード３３のニュートン反
復電位差分ΔｖG は常に「０」であること、またニュー
トン反復が収束した時点では、他のノードの電位差分Δ
ｖ1 、Δｖ2 、Δｖ3 は収束判定の切捨て誤差内に収ま
っているからである（通常、相対誤差で１０-3）。
【００３３】それゆえ ΔｖG ＝θ Δｖ1 ＝Δｖ2 ＝Δｖ3 ＝θ により（１）式は（２）式により近似できる。
【００３４】次に、本発明実施例装置をＭＯＳ、ＳＲＡ
Ｍのシミュレーションに現用したときの状況を図５を参
照して説明する。図５はグローバルノードを「０」にセ
ットする状況を示す図である。
Ｍのシミュレーションに現用したときの状況を図５を参
照して説明する。図５はグローバルノードを「０」にセ
ットする状況を示す図である。
【００３５】図５に示す回路行列パターンは９３個のＭ
ＯＳトランジスタ、４８個の内部ノード、１０個の外部
ノードであり、１０個の外部ノードの内３個はグローバ
ルノードである。図５（ａ）に示すようにグローバルノ
ード行列５３には多くの行列要素が派生し、ＬＵ分解過
程で行列計算時間の大半がグローバルノード行列５３に
集中することがわかる。そこで、このグローバルノード
行列を「０」にセットすることで図５（ｂ）に示すよう
にグローバルノード行列５３は削除される。
ＯＳトランジスタ、４８個の内部ノード、１０個の外部
ノードであり、１０個の外部ノードの内３個はグローバ
ルノードである。図５（ａ）に示すようにグローバルノ
ード行列５３には多くの行列要素が派生し、ＬＵ分解過
程で行列計算時間の大半がグローバルノード行列５３に
集中することがわかる。そこで、このグローバルノード
行列を「０」にセットすることで図５（ｂ）に示すよう
にグローバルノード行列５３は削除される。
【００３６】この状態でのＬＵ分解過程では回路行列計
算は内部ノード行列５１およびグローバルノード以外の
外部ノード行列５２だけを行えばよい。
算は内部ノード行列５１およびグローバルノード以外の
外部ノード行列５２だけを行えばよい。
【００３７】このようにして演算された変数解により、
シミュレーション実行部７はシミュレーションを行う
が、そのときグローバルノード情報ファイル６に蓄積さ
れている除去したグローバルノードの情報をシミュレー
ター４が参照しながら、総合的なシミュレーションが行
われ、その結果は結果出力インターフェース５から出力
される。
シミュレーション実行部７はシミュレーションを行う
が、そのときグローバルノード情報ファイル６に蓄積さ
れている除去したグローバルノードの情報をシミュレー
ター４が参照しながら、総合的なシミュレーションが行
われ、その結果は結果出力インターフェース５から出力
される。
【００３８】なお、以上説明した手順は本発明実施例装
置内ですべて自動的に実行される。
置内ですべて自動的に実行される。
【００３９】
【発明の効果】回路をブロック化して回路行列を作成し
演算する回路行列処理過程において、グローバルノード
を除去して演算することにより、処理時間を約１０分の
１に短縮できる。
演算する回路行列処理過程において、グローバルノード
を除去して演算することにより、処理時間を約１０分の
１に短縮できる。
【図１】本発明実施例装置のブロック図。
【図２】本発明実施例装置の回路ブロック分割演算部の
動作を示すフローチャート。
動作を示すフローチャート。
【図３】回路ブロックを示す図。
【図４】本発明実施例装置による回路行列を示す図。
【図５】グローバルノードを「０」にセットする状況を
示す図。
示す図。
【図６】抵抗回路網を示す図。
【図７】抵抗回路網による回路行列を示す図。
【図８】回路ブロックによる回路行列を示す図。
１ 回路図入力インターフェース ２ 回路ブロック分割演算部 ４ シミュレーター ５ 結果出力インターフェース ６ グローバルノード情報ファイル ７ シミュレーション実行部 ８ シミュレーション装置 ２１〜２３内部ノード ２４〜２７外部ノード ２８ 外部ノードかつグローバルノード ２９、３０ 電源素子 ３１ 電源電流 ３２ 抵抗回路 ３３ 電源電流ノード ３４ 抵抗ノード群 ３５ 接地ノード ４１ 電源電流の電流変数 ４２ 電源電流ノードの電位変数 ４３ 抵抗ノード群の電位変数 ４４ 接地ノードの電位変数 ４５ 電源電流ノードでの部分行列 ４６ 電源電流での部分行列 ４７ 抵抗ノード群での部分行列 ４８ 接地ノードでの部分行列 ５１ 内部ノード行列 ５２ 外部ノード行列 ５３ グローバルノード行列 ６０〜６５ 領域
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−73650（ＪＰ，Ａ) 特開 平４−163673（ＪＰ，Ａ) 特開 平４−71071（ＪＰ，Ａ) 下郡慎太郎、外３名、”ブロック分割 による直接法回路シミュレーションの並 列化”、電子情報通信学会技術研究報告 （ＶＬＤ90−28）、電子情報通信学会、 1990年７月、Ｖｏｌ．90、Ｎｏ．135、 Ｐ．１〜６ (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 17/50 ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (3)
- 【請求項１】 回路図を入力する回路図入力インターフ
ェースと、この回路図入力インターフェースからの回路
図情報により回路を回路ブロックに分割して演算する回
路ブロック分割演算部と、この回路ブロック分割演算部
からの回路ブロック情報によりシミュレーションを実行
するシミュレーション実行部と、このシミュレーション
実行部からのシミュレーション結果を出力する結果出力
インターフェースとを備えたＬＳＩシミュレーション装
置において、 前記回路ブロック分割演算部に、 多数の回路ブロックが共通して接続される共通接続回路
ブロックを識別する手段と、 前記共通接続回路ブロックを除去した回路ブロック要素
で演算のための回路行列を作成する手段とを含むことを
特徴とするＬＳＩシミュレーション装置。 - 【請求項２】 前記シミュレーション実行部に除去した
前記共通接続回路ブロックのデータを格納する手段を備
えた請求項１記載のＬＳＩシミュレーション装置。 - 【請求項３】 前記シミュレーション実行部に除去した
前記共通接続回路ブロックを含めた総合シミュレーショ
ンを行う手段を含む請求項２記載のＬＳＩシミュレーシ
ョン装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3341380A JP2806112B2 (ja) | 1991-12-24 | 1991-12-24 | Ｌｓｉシミュレーション装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3341380A JP2806112B2 (ja) | 1991-12-24 | 1991-12-24 | Ｌｓｉシミュレーション装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05174091A JPH05174091A (ja) | 1993-07-13 |
| JP2806112B2 true JP2806112B2 (ja) | 1998-09-30 |
Family
ID=18345616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3341380A Expired - Fee Related JP2806112B2 (ja) | 1991-12-24 | 1991-12-24 | Ｌｓｉシミュレーション装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2806112B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006173191A (ja) | 2004-12-13 | 2006-06-29 | Matsushita Electric Ind Co Ltd | 半導体集積回路の配線混雑度推定方法 |
-
1991
- 1991-12-24 JP JP3341380A patent/JP2806112B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| 下郡慎太郎、外３名、"ブロック分割による直接法回路シミュレーションの並列化"、電子情報通信学会技術研究報告（ＶＬＤ９０−２８）、電子情報通信学会、１９９０年７月、Ｖｏｌ．９０、Ｎｏ．１３５、Ｐ．１〜６ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05174091A (ja) | 1993-07-13 |
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