JP2959525B2 - データ処理装置および方法、情報記憶媒体 - Google Patents
データ処理装置および方法、情報記憶媒体Info
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Description
【０００１】
【発明の属する技術分野】本発明は、ＬＳＩ(Ｌarge
Ｓcale Ｉntegrated Ｃircuit)等の大規模な電子回路
の動作のシミュレーションを複数のデータ処理手段で並
列処理するデータ処理装置および方法、そのプログラム
が格納されている情報記憶媒体に関する。
Ｓcale Ｉntegrated Ｃircuit)等の大規模な電子回路
の動作のシミュレーションを複数のデータ処理手段で並
列処理するデータ処理装置および方法、そのプログラム
が格納されている情報記憶媒体に関する。
【０００２】
【従来の技術】回路のシミュレーションでは、電子回路
の複数の節点の各々の電位や複数の素子の各々の電流値
の時系列的な変化を出力する。その場合、電子回路の動
作を示す常微分方程式を時間離散化し、陰的積分公式を
適用することにより非線形連立方程式を獲得する。つぎ
に、この非線形連立方程式にニュートン反復法を適用
し、これで獲得される線形連立方程式の解法を反復させ
て各時間離散化点での解答を獲得する。
の複数の節点の各々の電位や複数の素子の各々の電流値
の時系列的な変化を出力する。その場合、電子回路の動
作を示す常微分方程式を時間離散化し、陰的積分公式を
適用することにより非線形連立方程式を獲得する。つぎ
に、この非線形連立方程式にニュートン反復法を適用
し、これで獲得される線形連立方程式の解法を反復させ
て各時間離散化点での解答を獲得する。
【０００３】素子が数万以上のＬＳＩ等の大規模な電子
回路のシミュレーションでは、上述の線形連立方程式の
求解の所要時間が全体の半分以上となり、その割合は電
子回路の規模の増大とともに増加する。線形連立方程式
の求解の方法としては、直接法と反復法とがあるが、直
接法では回路規模が増大すると線形連立方程式の求解の
所要時間が極度に増加するために実用的でなく、一般的
に大規模な電子回路のシミュレーションには反復法が採
用されている。
回路のシミュレーションでは、上述の線形連立方程式の
求解の所要時間が全体の半分以上となり、その割合は電
子回路の規模の増大とともに増加する。線形連立方程式
の求解の方法としては、直接法と反復法とがあるが、直
接法では回路規模が増大すると線形連立方程式の求解の
所要時間が極度に増加するために実用的でなく、一般的
に大規模な電子回路のシミュレーションには反復法が採
用されている。
【０００４】この反復法とは、解答の近似値列
｛ｘ(０),ｘ(１),ｘ(２),…｝を順次解法して充分に収
束したときのｘ(ｉ)を解答とするもので、例えば、Ｂi
ＣＧ(Ｂi Ｃonjugate Ｇrandient Ｍethod)法、ＱＭ
Ｒ(Ｑuasi−Ｍinimal Ｒesidual Ｍethod)法、ＣＧＳ
(Ｃonjugate Ｇrandient Ｓquared Ｍethod)法、Ｂi
−ＣＧＳＴＡＢ(Ｂi−ＣＧ Ｓtabilized Ｍethod)
法、等がある。なお、このような反復法を実際に実行す
る場合には、連立方程式を収束しやすい形態に変換する
前処理を実行することが一般的である。この前処理を実
行しないと解答が収束しないことがあるため、実用的に
は前処理は不可欠である。
｛ｘ(０),ｘ(１),ｘ(２),…｝を順次解法して充分に収
束したときのｘ(ｉ)を解答とするもので、例えば、Ｂi
ＣＧ(Ｂi Ｃonjugate Ｇrandient Ｍethod)法、ＱＭ
Ｒ(Ｑuasi−Ｍinimal Ｒesidual Ｍethod)法、ＣＧＳ
(Ｃonjugate Ｇrandient Ｓquared Ｍethod)法、Ｂi
−ＣＧＳＴＡＢ(Ｂi−ＣＧ Ｓtabilized Ｍethod)
法、等がある。なお、このような反復法を実際に実行す
る場合には、連立方程式を収束しやすい形態に変換する
前処理を実行することが一般的である。この前処理を実
行しないと解答が収束しないことがあるため、実用的に
は前処理は不可欠である。
【０００５】このような前処理としては、不完全ＬＵ
(Ｌower／Ｕpper factorization)分解(＝ＩＬＵ分解)
が顕著である。このＩＬＵ分解では、ＬＵ分解で発生す
るフィルインを完全に無視したり、フィルインの伝播を
一定レベルまで許容することにより、ＬＵ分解の近似値
を求解する。フィルインとは、ＬＵ分解前の行列では
“０”であったのに、ＬＵ分解後には“０”でなくなっ
た要素を示す。このようなフィルインの伝播を一定レベ
ルＬまで許容する処理はＩＬＵ(Ｌ)と表記し、その処理
は図１１のフローチャートのように実行される。
(Ｌower／Ｕpper factorization)分解(＝ＩＬＵ分解)
が顕著である。このＩＬＵ分解では、ＬＵ分解で発生す
るフィルインを完全に無視したり、フィルインの伝播を
一定レベルまで許容することにより、ＬＵ分解の近似値
を求解する。フィルインとは、ＬＵ分解前の行列では
“０”であったのに、ＬＵ分解後には“０”でなくなっ
た要素を示す。このようなフィルインの伝播を一定レベ
ルＬまで許容する処理はＩＬＵ(Ｌ)と表記し、その処理
は図１１のフローチャートのように実行される。
【０００６】上述のようなＩＬＵ分解の前処理付きの反
復法を並列処理装置で実行する場合、図１２に示すよう
に、最初に回路を分割することにより係数行列を縁取ブ
ロック対角行列とする。そして、図１３に示すように、
この係数行列に対するＩＬＵ分解を複数のブロックＡ
１,Ａ２,…,Ａｎごとに複数のプロセッサで並列に実行
してから、最後に結合部分ＤのＩＬＵ分解を逐次実行す
る。
復法を並列処理装置で実行する場合、図１２に示すよう
に、最初に回路を分割することにより係数行列を縁取ブ
ロック対角行列とする。そして、図１３に示すように、
この係数行列に対するＩＬＵ分解を複数のブロックＡ
１,Ａ２,…,Ａｎごとに複数のプロセッサで並列に実行
してから、最後に結合部分ＤのＩＬＵ分解を逐次実行す
る。
【０００７】なお、この結合部分ＤのＩＬＵ分解が逐次
実行である欠点を解消する方法が、“International C
onference on Computer Aided Desin 90”の予稿
集の“A Parallel Block-Diagonal Preconditioned
Conjugate-Gradient Solution Algorithm for Cir
cuit and Device Simulations”に開示されている。
その方法では、縁取部分の非対角ブロックＢ１〜Ｂｎ，
Ｃ１〜Ｃｎを無視することで、複数のブロックと結合部
分の全部に対するＩＬＵ分解を並列に処理する。
実行である欠点を解消する方法が、“International C
onference on Computer Aided Desin 90”の予稿
集の“A Parallel Block-Diagonal Preconditioned
Conjugate-Gradient Solution Algorithm for Cir
cuit and Device Simulations”に開示されている。
その方法では、縁取部分の非対角ブロックＢ１〜Ｂｎ，
Ｃ１〜Ｃｎを無視することで、複数のブロックと結合部
分の全部に対するＩＬＵ分解を並列に処理する。
【０００８】
【発明が解決しようとする課題】上述のような各種の手
法により、回路の動作を複数のデータ処理手段の並列処
理によりシミュレーションすることが可能である。しか
し、最後に結合部分のＩＬＵ分解を逐次実行する従来の
第一の手法では、全体的な処理時間を有効に短縮するこ
とが困難である。
法により、回路の動作を複数のデータ処理手段の並列処
理によりシミュレーションすることが可能である。しか
し、最後に結合部分のＩＬＵ分解を逐次実行する従来の
第一の手法では、全体的な処理時間を有効に短縮するこ
とが困難である。
【０００９】つまり、複数のブロックごとにＩＬＵ分解
を並列処理するプロセッサの個数を増加させることによ
り、その個々の処理の容量を削減して時間を短縮させる
ことは可能である。しかし、これでは最後に逐次実行す
る結合部分のＩＬＵ分解の個数が増加するので、結合部
分の逐次実行の処理時間が増加することになり、全体の
処理時間を有効に短縮することは困難である。例えば、
前述した文献の場合、プロセッサを四台としても、一台
の場合の２．２倍程度にしか速度が向上しない。
を並列処理するプロセッサの個数を増加させることによ
り、その個々の処理の容量を削減して時間を短縮させる
ことは可能である。しかし、これでは最後に逐次実行す
る結合部分のＩＬＵ分解の個数が増加するので、結合部
分の逐次実行の処理時間が増加することになり、全体の
処理時間を有効に短縮することは困難である。例えば、
前述した文献の場合、プロセッサを四台としても、一台
の場合の２．２倍程度にしか速度が向上しない。
【００１０】一方、ＩＬＵ分解の並列処理において縁取
部分の非対角ブロックを無視することで、複数のブロッ
クと結合部分の全部に対するＩＬＵ分解を並列に処理す
る従来の第二の手法では、無視した部分の影響により線
形方程式の求解の反復回数が数倍程度にまで増加するの
で、全体的に処理時間を短縮することが困難であり、場
合によっては求解が収束しないこともある。
部分の非対角ブロックを無視することで、複数のブロッ
クと結合部分の全部に対するＩＬＵ分解を並列に処理す
る従来の第二の手法では、無視した部分の影響により線
形方程式の求解の反復回数が数倍程度にまで増加するの
で、全体的に処理時間を短縮することが困難であり、場
合によっては求解が収束しないこともある。
【００１１】つまり、ＩＬＵ分解は結果が完全なＬＵ分
解に近似するほど反復回数が少数で良いが、上述のよう
に縁取部分の非対角ブロックを無視すると完全なＬＵ分
解の結果との差分が増加する。反復回数が増加すると桁
落ちなどの数値演算誤差が増大するため、理論上では収
束する反復法でも収束しなくなることがある。
解に近似するほど反復回数が少数で良いが、上述のよう
に縁取部分の非対角ブロックを無視すると完全なＬＵ分
解の結果との差分が増加する。反復回数が増加すると桁
落ちなどの数値演算誤差が増大するため、理論上では収
束する反復法でも収束しなくなることがある。
【００１２】本発明は上述のような課題に鑑みてなされ
たものであり、電子回路をシミュレーションする処理が
高速なデータ処理装置および方法、このようなデータ処
理方法をコンピュータシステムに実行させるプログラム
が格納された情報記憶媒体、を提供することを目的とす
る。
たものであり、電子回路をシミュレーションする処理が
高速なデータ処理装置および方法、このようなデータ処
理方法をコンピュータシステムに実行させるプログラム
が格納された情報記憶媒体、を提供することを目的とす
る。
【００１３】
【課題を解決するための手段】本発明の一のデータ処理
装置は、電子回路の記述データの入力を受け付けるデー
タ入力手段と、入力された電子回路の記述データを分割
して部分回路の記述データを生成するデータ分割手段
と、部分回路の記述データに対して次段のタイムポイン
トを決定するポイント決定手段と、次段のタイムポイン
トが決定された部分回路の記述データに陰的積分公式と
ニュートン反復法とを適用して線形連立方程式を生成す
る方程式生成手段と、生成された線形連立方程式の縁取
ブロック対角化された係数行列の複数のブロックの各々
を並列にＩＬＵ分解する複数のブロックＩＬＵ手段と、
並列な複数のブロックのＩＬＵ分解により個々に発生し
た複数のフィルインを係数行列の結合部分に並列に加算
する複数のフィルイン加算手段と、複数のフィルインが
加算された結合部分の複数の行集合の各々を並列にＩＬ
Ｕ分解する行集合ＩＬＵ手段と、前記方程式生成手段と
前記ブロックＩＬＵ手段と前記フィルイン加算手段と前
記行集合ＩＬＵ手段との動作を解答が収束するまで反復
させる解答収束手段と、前記ポイント決定手段と前記方
程式生成手段と前記ブロックＩＬＵ手段と前記フィルイ
ン加算手段と前記行集合ＩＬＵ手段と前記解答収束手段
との動作をタイムポイントが事前に設定された最終時間
に到達するまで繰り返させる動作繰返手段と、複数のタ
イムポイントでの解答をデータ出力する結果出力手段
と、を具備している。
装置は、電子回路の記述データの入力を受け付けるデー
タ入力手段と、入力された電子回路の記述データを分割
して部分回路の記述データを生成するデータ分割手段
と、部分回路の記述データに対して次段のタイムポイン
トを決定するポイント決定手段と、次段のタイムポイン
トが決定された部分回路の記述データに陰的積分公式と
ニュートン反復法とを適用して線形連立方程式を生成す
る方程式生成手段と、生成された線形連立方程式の縁取
ブロック対角化された係数行列の複数のブロックの各々
を並列にＩＬＵ分解する複数のブロックＩＬＵ手段と、
並列な複数のブロックのＩＬＵ分解により個々に発生し
た複数のフィルインを係数行列の結合部分に並列に加算
する複数のフィルイン加算手段と、複数のフィルインが
加算された結合部分の複数の行集合の各々を並列にＩＬ
Ｕ分解する行集合ＩＬＵ手段と、前記方程式生成手段と
前記ブロックＩＬＵ手段と前記フィルイン加算手段と前
記行集合ＩＬＵ手段との動作を解答が収束するまで反復
させる解答収束手段と、前記ポイント決定手段と前記方
程式生成手段と前記ブロックＩＬＵ手段と前記フィルイ
ン加算手段と前記行集合ＩＬＵ手段と前記解答収束手段
との動作をタイムポイントが事前に設定された最終時間
に到達するまで繰り返させる動作繰返手段と、複数のタ
イムポイントでの解答をデータ出力する結果出力手段
と、を具備している。
【００１４】従って、電子回路の記述データの入力がデ
ータ入力手段により受け付けられ、入力された電子回路
の記述データがデータ分割手段により分割されて部分回
路の記述データが生成される。部分回路の記述データに
対して次段のタイムポイントがポイント決定手段により
決定され、次段のタイムポイントが決定された部分回路
の記述データに方程式生成手段により陰的積分公式とニ
ュートン反復法とが適用されて線形連立方程式が生成さ
れる。
ータ入力手段により受け付けられ、入力された電子回路
の記述データがデータ分割手段により分割されて部分回
路の記述データが生成される。部分回路の記述データに
対して次段のタイムポイントがポイント決定手段により
決定され、次段のタイムポイントが決定された部分回路
の記述データに方程式生成手段により陰的積分公式とニ
ュートン反復法とが適用されて線形連立方程式が生成さ
れる。
【００１５】生成された線形連立方程式の縁取ブロック
対角化された係数行列の複数のブロックの各々が複数の
ブロックＩＬＵ手段により並列にＩＬＵ分解され、並列
な複数のブロックのＩＬＵ分解により個々に発生した複
数のフィルインが複数のフィルイン加算手段により係数
行列の結合部分に並列に加算される。
対角化された係数行列の複数のブロックの各々が複数の
ブロックＩＬＵ手段により並列にＩＬＵ分解され、並列
な複数のブロックのＩＬＵ分解により個々に発生した複
数のフィルインが複数のフィルイン加算手段により係数
行列の結合部分に並列に加算される。
【００１６】複数のフィルインが加算された結合部分の
複数の行集合の各々が行集合ＩＬＵ手段により並列にＩ
ＬＵ分解され、上述した方程式生成手段とブロックＩＬ
Ｕ手段とフィルイン加算手段と行集合ＩＬＵ手段との動
作が解答収束手段により解答が収束するまで反復され
る。
複数の行集合の各々が行集合ＩＬＵ手段により並列にＩ
ＬＵ分解され、上述した方程式生成手段とブロックＩＬ
Ｕ手段とフィルイン加算手段と行集合ＩＬＵ手段との動
作が解答収束手段により解答が収束するまで反復され
る。
【００１７】解答が収束すると上述したポイント決定手
段と方程式生成手段とブロックＩＬＵ手段とフィルイン
加算手段と行集合ＩＬＵ手段と解答収束手段との動作が
動作繰返手段によりタイムポイントが事前に設定された
最終時間に到達するまで繰り返され、この複数のタイム
ポイントでの解答が結果出力手段によりデータ出力され
る。
段と方程式生成手段とブロックＩＬＵ手段とフィルイン
加算手段と行集合ＩＬＵ手段と解答収束手段との動作が
動作繰返手段によりタイムポイントが事前に設定された
最終時間に到達するまで繰り返され、この複数のタイム
ポイントでの解答が結果出力手段によりデータ出力され
る。
【００１８】係数行列の複数のブロックのＩＬＵ分解
と、係数行列の結合部分に対する複数のフィルインの加
算と、結合部分の複数の行集合のＩＬＵ分解とが、各々
並列に処理され、並列処理の結果に対して逐次実行する
処理が存在しないので、並列処理の個数が増加すれば処
理時間が短縮される。
と、係数行列の結合部分に対する複数のフィルインの加
算と、結合部分の複数の行集合のＩＬＵ分解とが、各々
並列に処理され、並列処理の結果に対して逐次実行する
処理が存在しないので、並列処理の個数が増加すれば処
理時間が短縮される。
【００１９】なお、本発明で云う各種手段は、その機能
を実現するよう形成されていれば良く、例えば、適正に
動作するように形成された専用のハードウェア、適正な
プログラムがソフトウェアにより実装されたコンピュー
タ、これらの組み合わせ、等を許容する。
を実現するよう形成されていれば良く、例えば、適正に
動作するように形成された専用のハードウェア、適正な
プログラムがソフトウェアにより実装されたコンピュー
タ、これらの組み合わせ、等を許容する。
【００２０】上述のようなデータ処理装置における他の
発明としては、並列に動作する複数のプロセッサを具備
しており、これらのプロセッサの各々がブロックＩＬＵ
手段とフィルイン加算手段と行集合ＩＬＵ手段として機
能する。
発明としては、並列に動作する複数のプロセッサを具備
しており、これらのプロセッサの各々がブロックＩＬＵ
手段とフィルイン加算手段と行集合ＩＬＵ手段として機
能する。
【００２１】従って、ブロックＩＬＵ手段による係数行
列の複数のブロックのＩＬＵ分解と、フィルイン加算手
段による係数行列の結合部分に対する複数のフィルイン
の加算と、行集合ＩＬＵ手段による結合部分の複数の行
集合のＩＬＵ分解とが、複数のプロセッサにより各々並
列に実行される。
列の複数のブロックのＩＬＵ分解と、フィルイン加算手
段による係数行列の結合部分に対する複数のフィルイン
の加算と、行集合ＩＬＵ手段による結合部分の複数の行
集合のＩＬＵ分解とが、複数のプロセッサにより各々並
列に実行される。
【００２２】なお、本発明で云うプロセッサとは、デー
タ処理を個々に実行できるデバイスであれば良く、いわ
ゆるマイクロコンピュータなどを許容する。ただし、複
数のプロセッサが実際に複数のチップ部品である必要は
なく、例えば、高機能のプロセッサの内部にソフトウェ
アにより仮想的に形成された複数のデータ処理機能など
も許容する。
タ処理を個々に実行できるデバイスであれば良く、いわ
ゆるマイクロコンピュータなどを許容する。ただし、複
数のプロセッサが実際に複数のチップ部品である必要は
なく、例えば、高機能のプロセッサの内部にソフトウェ
アにより仮想的に形成された複数のデータ処理機能など
も許容する。
【００２３】本発明の他のデータ処理装置は、上述した
データ処理装置を一つとする処理速度と求解の収束性と
が相反する関係の複数のデータ処理手段と、最初に収束
性が最低で処理速度が最高の前記データ処理手段に求解
させる処理選択手段と、求解する前記データ処理手段の
反復回数を検出する回数検出手段と、反復回数が事前に
設定された許容回数を逸脱すると求解させる前記データ
処理手段を収束性が高く処理速度が低い前記データ処理
手段に順次切り替える処理切替手段と、を具備してい
る。
データ処理装置を一つとする処理速度と求解の収束性と
が相反する関係の複数のデータ処理手段と、最初に収束
性が最低で処理速度が最高の前記データ処理手段に求解
させる処理選択手段と、求解する前記データ処理手段の
反復回数を検出する回数検出手段と、反復回数が事前に
設定された許容回数を逸脱すると求解させる前記データ
処理手段を収束性が高く処理速度が低い前記データ処理
手段に順次切り替える処理切替手段と、を具備してい
る。
【００２４】従って、前述したデータ処理装置を一つと
する処理速度と求解の収束性とが相反する関係の複数の
データ処理手段に対し、最初に収束性が最低で処理速度
が最高のデータ処理手段に処理選択手段が求解させる。
このように求解するデータ処理手段の反復回数が回数検
出手段により検出され、この反復回数が事前に設定され
た許容回数を逸脱すると求解するデータ処理手段が処理
切替手段により収束性が高く処理速度が低いデータ処理
手段に順次切り替えられる。
する処理速度と求解の収束性とが相反する関係の複数の
データ処理手段に対し、最初に収束性が最低で処理速度
が最高のデータ処理手段に処理選択手段が求解させる。
このように求解するデータ処理手段の反復回数が回数検
出手段により検出され、この反復回数が事前に設定され
た許容回数を逸脱すると求解するデータ処理手段が処理
切替手段により収束性が高く処理速度が低いデータ処理
手段に順次切り替えられる。
【００２５】つまり、最初は収束性が低く処理速度が高
いデータ処理手段により求解が実行され、その反復回数
が多数となると収束性が高いデータ処理手段に順次切り
替えられるので、最終的には適正なデータ処理手段で求
解が実行される。
いデータ処理手段により求解が実行され、その反復回数
が多数となると収束性が高いデータ処理手段に順次切り
替えられるので、最終的には適正なデータ処理手段で求
解が実行される。
【００２６】本発明のデータ処理方法は、電子回路の記
述データの入力を受け付け、入力された電子回路の記述
データを分割して部分回路の記述データを生成し、部分
回路の記述データに対して次段のタイムポイントを決定
し、次段のタイムポイントが決定された部分回路の記述
データに陰的積分公式とニュートン反復法とを適用して
線形連立方程式を生成し、生成された線形連立方程式の
縁取ブロック対角化された係数行列の複数のブロックの
各々を並列にＩＬＵ分解し、並列な複数のブロックのＩ
ＬＵ分解により個々に発生した複数のフィルインを係数
行列の結合部分に並列に加算し、複数のフィルインが加
算された結合部分の複数の行集合の各々を並列にＩＬＵ
分解し、線形連立方程式の生成から行集合のＩＬＵ分解
までの動作を解答が収束するまで反復させ、次段のタイ
ムポイントの決定から解答を収束させるまでの動作をタ
イムポイントが事前に設定された最終時間に到達するま
で繰り返し、複数のタイムポイントでの解答をデータ出
力するようにした。
述データの入力を受け付け、入力された電子回路の記述
データを分割して部分回路の記述データを生成し、部分
回路の記述データに対して次段のタイムポイントを決定
し、次段のタイムポイントが決定された部分回路の記述
データに陰的積分公式とニュートン反復法とを適用して
線形連立方程式を生成し、生成された線形連立方程式の
縁取ブロック対角化された係数行列の複数のブロックの
各々を並列にＩＬＵ分解し、並列な複数のブロックのＩ
ＬＵ分解により個々に発生した複数のフィルインを係数
行列の結合部分に並列に加算し、複数のフィルインが加
算された結合部分の複数の行集合の各々を並列にＩＬＵ
分解し、線形連立方程式の生成から行集合のＩＬＵ分解
までの動作を解答が収束するまで反復させ、次段のタイ
ムポイントの決定から解答を収束させるまでの動作をタ
イムポイントが事前に設定された最終時間に到達するま
で繰り返し、複数のタイムポイントでの解答をデータ出
力するようにした。
【００２７】従って、係数行列の複数のブロックのＩＬ
Ｕ分解と、係数行列の結合部分に対する複数のフィルイ
ンの加算と、結合部分の複数の行集合のＩＬＵ分解と
が、各々並列に処理され、並列処理の結果に対して逐次
実行する処理が存在しないので、並列処理の個数が増加
すれば処理時間が短縮される。
Ｕ分解と、係数行列の結合部分に対する複数のフィルイ
ンの加算と、結合部分の複数の行集合のＩＬＵ分解と
が、各々並列に処理され、並列処理の結果に対して逐次
実行する処理が存在しないので、並列処理の個数が増加
すれば処理時間が短縮される。
【００２８】本発明の他のデータ処理方法は、上述した
データ処理方法を一つとして処理速度と求解の収束性と
が相反する関係の複数のデータ処理方法を用意してお
き、最初に収束性が最低で処理速度が最高の前記データ
処理方法に求解させ、求解する前記データ処理方法の反
復回数を検出し、反復回数が事前に設定された許容回数
を逸脱すると求解させる前記データ処理方法を収束性が
高く処理速度が低い前記データ処理方法に順次切り替え
るようにした。
データ処理方法を一つとして処理速度と求解の収束性と
が相反する関係の複数のデータ処理方法を用意してお
き、最初に収束性が最低で処理速度が最高の前記データ
処理方法に求解させ、求解する前記データ処理方法の反
復回数を検出し、反復回数が事前に設定された許容回数
を逸脱すると求解させる前記データ処理方法を収束性が
高く処理速度が低い前記データ処理方法に順次切り替え
るようにした。
【００２９】従って、最初は収束性が低く処理速度が高
いデータ処理方法により求解が実行され、その反復回数
が多数となると収束性が高いデータ処理方法に順次切り
替えられるので、最終的には適正なデータ処理方法で求
解が実行される。
いデータ処理方法により求解が実行され、その反復回数
が多数となると収束性が高いデータ処理方法に順次切り
替えられるので、最終的には適正なデータ処理方法で求
解が実行される。
【００３０】本発明の一の情報記憶媒体は、並列に動作
する複数のプロセッサを具備するコンピュータシステム
が読取自在なソフトウェアが格納されている情報記憶媒
体において、電子回路の記述データの入力を受け付ける
こと、入力された電子回路の記述データを分割して部分
回路の記述データを生成すること、部分回路の記述デー
タに対して次段のタイムポイントを決定すること、次段
のタイムポイントが決定された部分回路の記述データに
陰的積分公式とニュートン反復法とを適用して線形連立
方程式を生成すること、生成された線形連立方程式の縁
取ブロック対角化された係数行列の複数のブロックの各
々を複数の前記プロセッサに並列にＩＬＵ分解させるこ
と、並列な複数のブロックのＩＬＵ分解により個々に発
生した複数のフィルインを係数行列の結合部分に複数の
前記プロセッサに並列に加算させること、複数のフィル
インが加算された結合部分の複数の行集合の各々を複数
の前記プロセッサに並列にＩＬＵ分解させること、線形
連立方程式の生成から行集合のＩＬＵ分解までの動作を
解答が収束するまで反復させること、次段のタイムポイ
ントの決定から解答を収束させるまでの動作をタイムポ
イントが事前に設定された最終時間に到達するまで繰り
返させること、複数のタイムポイントでの解答をデータ
出力すること、を前記コンピュータシステムに実行させ
るためのプログラムが格納されている。
する複数のプロセッサを具備するコンピュータシステム
が読取自在なソフトウェアが格納されている情報記憶媒
体において、電子回路の記述データの入力を受け付ける
こと、入力された電子回路の記述データを分割して部分
回路の記述データを生成すること、部分回路の記述デー
タに対して次段のタイムポイントを決定すること、次段
のタイムポイントが決定された部分回路の記述データに
陰的積分公式とニュートン反復法とを適用して線形連立
方程式を生成すること、生成された線形連立方程式の縁
取ブロック対角化された係数行列の複数のブロックの各
々を複数の前記プロセッサに並列にＩＬＵ分解させるこ
と、並列な複数のブロックのＩＬＵ分解により個々に発
生した複数のフィルインを係数行列の結合部分に複数の
前記プロセッサに並列に加算させること、複数のフィル
インが加算された結合部分の複数の行集合の各々を複数
の前記プロセッサに並列にＩＬＵ分解させること、線形
連立方程式の生成から行集合のＩＬＵ分解までの動作を
解答が収束するまで反復させること、次段のタイムポイ
ントの決定から解答を収束させるまでの動作をタイムポ
イントが事前に設定された最終時間に到達するまで繰り
返させること、複数のタイムポイントでの解答をデータ
出力すること、を前記コンピュータシステムに実行させ
るためのプログラムが格納されている。
【００３１】従って、この情報記憶媒体のプログラムを
コンピュータシステムが読み取って動作すると、このコ
ンピュータシステムは、電子回路の記述データの入力を
受け付け、入力された電子回路の記述データを分割して
部分回路の記述データを生成する。
コンピュータシステムが読み取って動作すると、このコ
ンピュータシステムは、電子回路の記述データの入力を
受け付け、入力された電子回路の記述データを分割して
部分回路の記述データを生成する。
【００３２】つぎに、部分回路の記述データに対して次
段のタイムポイントを決定し、次段のタイムポイントが
決定された部分回路の記述データに陰的積分公式とニュ
ートン反復法とを適用して線形連立方程式を生成する。
この生成された線形連立方程式の縁取ブロック対角化さ
れた係数行列の複数のブロックの各々を複数のプロセッ
サに並列にＩＬＵ分解させ、並列な複数のブロックのＩ
ＬＵ分解により個々に発生した複数のフィルインを複数
のプロセッサにより係数行列の結合部分に並列に加算す
る。
段のタイムポイントを決定し、次段のタイムポイントが
決定された部分回路の記述データに陰的積分公式とニュ
ートン反復法とを適用して線形連立方程式を生成する。
この生成された線形連立方程式の縁取ブロック対角化さ
れた係数行列の複数のブロックの各々を複数のプロセッ
サに並列にＩＬＵ分解させ、並列な複数のブロックのＩ
ＬＵ分解により個々に発生した複数のフィルインを複数
のプロセッサにより係数行列の結合部分に並列に加算す
る。
【００３３】この複数のフィルインが加算された結合部
分の複数の行集合の各々を複数のプロセッサに並列にＩ
ＬＵ分解させ、線形連立方程式の生成から行集合のＩＬ
Ｕ分解までの動作を解答が収束するまで反復させる。そ
して、次段のタイムポイントの決定から解答を収束させ
るまでの動作をタイムポイントが事前に設定された最終
時間に到達するまで繰り返し、複数のタイムポイントで
の解答をデータ出力することになる。
分の複数の行集合の各々を複数のプロセッサに並列にＩ
ＬＵ分解させ、線形連立方程式の生成から行集合のＩＬ
Ｕ分解までの動作を解答が収束するまで反復させる。そ
して、次段のタイムポイントの決定から解答を収束させ
るまでの動作をタイムポイントが事前に設定された最終
時間に到達するまで繰り返し、複数のタイムポイントで
の解答をデータ出力することになる。
【００３４】つまり、係数行列の複数のブロックのＩＬ
Ｕ分解と、係数行列の結合部分に対する複数のフィルイ
ンの加算と、結合部分の複数の行集合のＩＬＵ分解と
が、複数のプロセッサで各々並列に処理され、並列処理
の結果に対して逐次実行する処理が存在しないので、並
列処理の個数が増加すれば処理時間が短縮される。
Ｕ分解と、係数行列の結合部分に対する複数のフィルイ
ンの加算と、結合部分の複数の行集合のＩＬＵ分解と
が、複数のプロセッサで各々並列に処理され、並列処理
の結果に対して逐次実行する処理が存在しないので、並
列処理の個数が増加すれば処理時間が短縮される。
【００３５】なお、本発明で云う情報記憶媒体とは、コ
ンピュータシステムに各種処理を実行させるためのプロ
グラムが事前に格納されたものであれば良く、例えば、
コンピュータシステムに固定的に接続されているＲＯＭ
(Ｒead Ｏnly Ｍemory)やＨＤＤ(Ｈard Ｄisc Ｄri
ve)、コンピュータシステムに着脱自在に装填されるＣ
Ｄ(Ｃompact Ｄisc)−ＲＯＭやＦＤ(Ｆloppy Ｄis
c)、等を許容する。
ンピュータシステムに各種処理を実行させるためのプロ
グラムが事前に格納されたものであれば良く、例えば、
コンピュータシステムに固定的に接続されているＲＯＭ
(Ｒead Ｏnly Ｍemory)やＨＤＤ(Ｈard Ｄisc Ｄri
ve)、コンピュータシステムに着脱自在に装填されるＣ
Ｄ(Ｃompact Ｄisc)−ＲＯＭやＦＤ(Ｆloppy Ｄis
c)、等を許容する。
【００３６】本発明の他の情報記憶媒体は、並列に動作
する複数のプロセッサを具備するコンピュータシステム
が読取自在なニュートン反復法のソフトウェアが格納さ
れている情報記憶媒体であって、線形連立方程式の縁取
ブロック対角化された係数行列の複数のブロックの各々
を複数の前記プロセッサに並列にＩＬＵ分解させるこ
と、並列な複数のブロックのＩＬＵ分解により個々に発
生した複数のフィルインを係数行列の結合部分に複数の
前記プロセッサに並列に加算させること、複数のフィル
インが加算された結合部分の複数の行集合の各々を複数
の前記プロセッサに並列にＩＬＵ分解させること、を前
記コンピュータシステムに実行させるためのプログラム
が格納されている。
する複数のプロセッサを具備するコンピュータシステム
が読取自在なニュートン反復法のソフトウェアが格納さ
れている情報記憶媒体であって、線形連立方程式の縁取
ブロック対角化された係数行列の複数のブロックの各々
を複数の前記プロセッサに並列にＩＬＵ分解させるこ
と、並列な複数のブロックのＩＬＵ分解により個々に発
生した複数のフィルインを係数行列の結合部分に複数の
前記プロセッサに並列に加算させること、複数のフィル
インが加算された結合部分の複数の行集合の各々を複数
の前記プロセッサに並列にＩＬＵ分解させること、を前
記コンピュータシステムに実行させるためのプログラム
が格納されている。
【００３７】従って、この情報記憶媒体のプログラムを
コンピュータシステムが読み取って動作すると、このコ
ンピュータシステムは、ニュートン反復法を実行すると
き、線形連立方程式の縁取ブロック対角化された係数行
列の複数のブロックの各々を複数のプロセッサに並列に
ＩＬＵ分解させ、並列な複数のブロックのＩＬＵ分解に
より個々に発生した複数のフィルインを複数のプロセッ
サにより係数行列の結合部分に並列に加算させ、この複
数のフィルインが加算された結合部分の複数の行集合の
各々を複数のプロセッサに並列にＩＬＵ分解させる。
コンピュータシステムが読み取って動作すると、このコ
ンピュータシステムは、ニュートン反復法を実行すると
き、線形連立方程式の縁取ブロック対角化された係数行
列の複数のブロックの各々を複数のプロセッサに並列に
ＩＬＵ分解させ、並列な複数のブロックのＩＬＵ分解に
より個々に発生した複数のフィルインを複数のプロセッ
サにより係数行列の結合部分に並列に加算させ、この複
数のフィルインが加算された結合部分の複数の行集合の
各々を複数のプロセッサに並列にＩＬＵ分解させる。
【００３８】つまり、係数行列の複数のブロックのＩＬ
Ｕ分解と、係数行列の結合部分に対する複数のフィルイ
ンの加算と、結合部分の複数の行集合のＩＬＵ分解と
が、複数のプロセッサで各々並列に処理され、並列処理
の結果に対して逐次実行する処理が存在しないので、並
列処理の個数が増加すれば処理時間が短縮される。
Ｕ分解と、係数行列の結合部分に対する複数のフィルイ
ンの加算と、結合部分の複数の行集合のＩＬＵ分解と
が、複数のプロセッサで各々並列に処理され、並列処理
の結果に対して逐次実行する処理が存在しないので、並
列処理の個数が増加すれば処理時間が短縮される。
【００３９】
【発明の実施の形態】本発明の実施の一形態を図１ない
し図９を参照して以下に説明する。なお、本実施の形態
に関して前述した一従来例と同一の部分は、同一の名称
を使用して詳細な説明は省略する。図１は本実施の形態
のデータ処理装置の論理的構造を示す模式図、図２は物
理的構造を示すブロック図、図３は処理対象の電子回路
を示す回路図、図４は線形連立方程式の縁取ブロック対
角化された係数行列と各種処理との関係を示す模式図、
図５は並列に実行される各種処理の関係を示す模式図、
図６は本実施の形態のデータ処理方法を示すフローチャ
ート、図７はＩＬＵ分解の処理方法を示すフローチャー
ト、図８は線形連立方程式の縁取ブロック対角化された
係数行列の一例を示す模式図、図９は並列処理される複
数のＩＬＵ分解の依存関係を示す模式図である。
し図９を参照して以下に説明する。なお、本実施の形態
に関して前述した一従来例と同一の部分は、同一の名称
を使用して詳細な説明は省略する。図１は本実施の形態
のデータ処理装置の論理的構造を示す模式図、図２は物
理的構造を示すブロック図、図３は処理対象の電子回路
を示す回路図、図４は線形連立方程式の縁取ブロック対
角化された係数行列と各種処理との関係を示す模式図、
図５は並列に実行される各種処理の関係を示す模式図、
図６は本実施の形態のデータ処理方法を示すフローチャ
ート、図７はＩＬＵ分解の処理方法を示すフローチャー
ト、図８は線形連立方程式の縁取ブロック対角化された
係数行列の一例を示す模式図、図９は並列処理される複
数のＩＬＵ分解の依存関係を示す模式図である。
【００４０】本実施の形態のデータ処理装置１は、いわ
ゆるコンピュータシステムからなり、図２に示すよう
に、コンピュータの主体としてメインプロセッサ１０１
を具備している。このメインプロセッサ１０１には、バ
スライン１０２により、メインメモリ１０３、キーボー
ド１０４、ディスプレイ１０５、ＨＤＤ１０６、ＦＤ１
０７が装填されるＦＤＤ(ＦＤ Ｄrive)１０８、通信Ｉ
／Ｆ(Ｉnterface)１０９、複数のコプロセッサ１１０、
等が接続されている。前記メインプロセッサ１０１や前
記コプロセッサ１１０は、いわゆるマイクロコンピュー
タからなり、ＲＯＭやＲＡＭが接続されたＣＰＵからな
る。
ゆるコンピュータシステムからなり、図２に示すよう
に、コンピュータの主体としてメインプロセッサ１０１
を具備している。このメインプロセッサ１０１には、バ
スライン１０２により、メインメモリ１０３、キーボー
ド１０４、ディスプレイ１０５、ＨＤＤ１０６、ＦＤ１
０７が装填されるＦＤＤ(ＦＤ Ｄrive)１０８、通信Ｉ
／Ｆ(Ｉnterface)１０９、複数のコプロセッサ１１０、
等が接続されている。前記メインプロセッサ１０１や前
記コプロセッサ１１０は、いわゆるマイクロコンピュー
タからなり、ＲＯＭやＲＡＭが接続されたＣＰＵからな
る。
【００４１】本実施の形態のデータ処理装置１では、前
記プロセッサ１０１，１１０の内蔵ＲＯＭおよび内蔵Ｒ
ＡＭ、前記メインメモリ１０３、前記ＨＤＤ１０６、前
記ＦＤ１０７、等が情報記憶媒体に相当し、これらに各
種動作に必要なプログラムやデータがソフトウェアとし
て記憶されている。例えば、前記プロセッサ１０１，１
１０に各種の処理動作を実行させる制御プログラムは、
前記ＦＤ１０７に事前に書き込まれている。このような
ソフトウェアは前記ＨＤＤ１０６に事前にインストール
されており、前記データ処理装置１の起動時に前記プロ
セッサ１０１，１１０の内蔵ＲＡＭに複写される。
記プロセッサ１０１，１１０の内蔵ＲＯＭおよび内蔵Ｒ
ＡＭ、前記メインメモリ１０３、前記ＨＤＤ１０６、前
記ＦＤ１０７、等が情報記憶媒体に相当し、これらに各
種動作に必要なプログラムやデータがソフトウェアとし
て記憶されている。例えば、前記プロセッサ１０１，１
１０に各種の処理動作を実行させる制御プログラムは、
前記ＦＤ１０７に事前に書き込まれている。このような
ソフトウェアは前記ＨＤＤ１０６に事前にインストール
されており、前記データ処理装置１の起動時に前記プロ
セッサ１０１，１１０の内蔵ＲＡＭに複写される。
【００４２】このように前記プロセッサ１０１，１１０
が適正なプログラムに対応して各種の処理動作を実行す
ることにより、本実施の形態のデータ処理装置１には、
各種の機能が各種の手段として実現されている。つま
り、このような各種手段として、本実施の形態のデータ
処理装置１は、図１に示すように、データ入力手段１
１、データ分割手段１２、ポイント決定手段１３、方程
式生成手段１４、複数のブロックＩＬＵ手段１５、複数
のフィルイン加算手段１６、複数の行集合ＩＬＵ手段１
７、解答収束手段１８、動作繰返手段１９、結果出力手
段２０、等を具備している。
が適正なプログラムに対応して各種の処理動作を実行す
ることにより、本実施の形態のデータ処理装置１には、
各種の機能が各種の手段として実現されている。つま
り、このような各種手段として、本実施の形態のデータ
処理装置１は、図１に示すように、データ入力手段１
１、データ分割手段１２、ポイント決定手段１３、方程
式生成手段１４、複数のブロックＩＬＵ手段１５、複数
のフィルイン加算手段１６、複数の行集合ＩＬＵ手段１
７、解答収束手段１８、動作繰返手段１９、結果出力手
段２０、等を具備している。
【００４３】前記データ入力手段１１は、例えば、その
内蔵ＲＡＭ等に設定された制御プログラムに対応して動
作する前記メインプロセッサ１０１が、前記キーボード
１０４や前記通信Ｉ／Ｆ１０９の入力データを前記メイ
ンメモリ１０３に格納することなどにより、電子回路１
２１の記述データの入力を受け付ける。このように入力
される記述データは、例えば、図３に示すような電子回
路１２１の、各種素子の関係を記述したデジタル情報の
データファイルからなり、前記プロセッサ１０１，１１
０が読取可能である。
内蔵ＲＡＭ等に設定された制御プログラムに対応して動
作する前記メインプロセッサ１０１が、前記キーボード
１０４や前記通信Ｉ／Ｆ１０９の入力データを前記メイ
ンメモリ１０３に格納することなどにより、電子回路１
２１の記述データの入力を受け付ける。このように入力
される記述データは、例えば、図３に示すような電子回
路１２１の、各種素子の関係を記述したデジタル情報の
データファイルからなり、前記プロセッサ１０１，１１
０が読取可能である。
【００４４】前記データ分割手段１２は、例えば、前記
メインプロセッサ１０１が内蔵ＲＡＭ等に設定された制
御プログラムに対応して所定のデータ処理を実行するこ
とにより、上述のように入力された電子回路１２１の記
述データを分割して部分回路１２２の記述データを生成
する。このような分割は事前に設定されたアルゴリズム
に基づいて実行され、例えば、図３に示すように、電子
回路１２１が四つの部分回路１２２に分割される。
メインプロセッサ１０１が内蔵ＲＡＭ等に設定された制
御プログラムに対応して所定のデータ処理を実行するこ
とにより、上述のように入力された電子回路１２１の記
述データを分割して部分回路１２２の記述データを生成
する。このような分割は事前に設定されたアルゴリズム
に基づいて実行され、例えば、図３に示すように、電子
回路１２１が四つの部分回路１２２に分割される。
【００４５】以下同様に、前記メインプロセッサ１０１
が内蔵ＲＡＭ等に設定された制御プログラムに対応して
所定のデータ処理を実行することにより、前記ポイント
決定手段１３は、部分回路１２２の記述データに対して
次段のタイムポイントを決定する。このタイムポイント
は、電子回路１２１の連続する動作をサンプリングする
時刻を意味しており、事前に設定されたアルゴリズムに
基づいて適正に決定される。
が内蔵ＲＡＭ等に設定された制御プログラムに対応して
所定のデータ処理を実行することにより、前記ポイント
決定手段１３は、部分回路１２２の記述データに対して
次段のタイムポイントを決定する。このタイムポイント
は、電子回路１２１の連続する動作をサンプリングする
時刻を意味しており、事前に設定されたアルゴリズムに
基づいて適正に決定される。
【００４６】前記方程式生成手段１４は、次段のタイム
ポイントが決定された部分回路１２２の記述データに陰
的積分公式とニュートン反復法とを適用して線形連立方
程式を生成する。このように生成される線形連立方程式
は、図４に示すように、その一部として縁取ブロック対
角化された係数行列の複数のブロックを具備しており、
例えば、前記メインメモリ１０３に一時記憶されて前記
プロセッサ１０１，１１０に利用される。
ポイントが決定された部分回路１２２の記述データに陰
的積分公式とニュートン反復法とを適用して線形連立方
程式を生成する。このように生成される線形連立方程式
は、図４に示すように、その一部として縁取ブロック対
角化された係数行列の複数のブロックを具備しており、
例えば、前記メインメモリ１０３に一時記憶されて前記
プロセッサ１０１，１１０に利用される。
【００４７】以上の前記手段１１〜１４および後述する
前記手段１８〜２０のデータ処理は、一個の前記メイン
プロセッサ１０１により実行されるが、以下の前記手段
１５〜１７のデータ処理は、図５に示すように、複数の
前記コプロセッサ１１０により並列に実行される。つま
り、本実施の形態のデータ処理装置１では、複数の前記
コプロセッサ１１０の各々に一連の前記手段１５〜１７
が実現されている。
前記手段１８〜２０のデータ処理は、一個の前記メイン
プロセッサ１０１により実行されるが、以下の前記手段
１５〜１７のデータ処理は、図５に示すように、複数の
前記コプロセッサ１１０により並列に実行される。つま
り、本実施の形態のデータ処理装置１では、複数の前記
コプロセッサ１１０の各々に一連の前記手段１５〜１７
が実現されている。
【００４８】すなわち、複数の前記コプロセッサ１１０
が各々の内蔵ＲＡＭ等に設定された制御プログラムに対
応して所定のデータ処理を並列に実行することにより、
複数の前記ブロックＩＬＵ手段１５は、生成された線形
連立方程式の縁取ブロック対角化された係数行列の複数
のブロックＡｉ,Ｂｉ,Ｃｉの各々を並列にＩＬＵ分解す
る。
が各々の内蔵ＲＡＭ等に設定された制御プログラムに対
応して所定のデータ処理を並列に実行することにより、
複数の前記ブロックＩＬＵ手段１５は、生成された線形
連立方程式の縁取ブロック対角化された係数行列の複数
のブロックＡｉ,Ｂｉ,Ｃｉの各々を並列にＩＬＵ分解す
る。
【００４９】複数のフィルイン加算手段１６は、並列な
複数のブロックＡｉ,Ｂｉ,ＣｉのＩＬＵ分解により個々
に発生した複数のフィルインを係数行列の結合部分Ｄに
並列に加算し、前記行集合ＩＬＵ手段１７は、複数のフ
ィルインが加算された結合部分Ｄの複数の行集合の各々
を並列にＩＬＵ分解する。
複数のブロックＡｉ,Ｂｉ,ＣｉのＩＬＵ分解により個々
に発生した複数のフィルインを係数行列の結合部分Ｄに
並列に加算し、前記行集合ＩＬＵ手段１７は、複数のフ
ィルインが加算された結合部分Ｄの複数の行集合の各々
を並列にＩＬＵ分解する。
【００５０】また、前記メインプロセッサ１０１が内蔵
ＲＡＭ等に設定された制御プログラムに対応して所定の
データ処理を実行することにより、前記解答収束手段１
８は、前記方程式生成手段１４と前記ブロックＩＬＵ手
段１５と前記フィルイン加算手段１６と前記行集合ＩＬ
Ｕ手段１７との動作を解答が収束するまで反復させる。
ＲＡＭ等に設定された制御プログラムに対応して所定の
データ処理を実行することにより、前記解答収束手段１
８は、前記方程式生成手段１４と前記ブロックＩＬＵ手
段１５と前記フィルイン加算手段１６と前記行集合ＩＬ
Ｕ手段１７との動作を解答が収束するまで反復させる。
【００５１】前記動作繰返手段１９は、前記ポイント決
定手段１３と前記方程式生成手段１４と前記ブロックＩ
ＬＵ手段１５と前記フィルイン加算手段１６と前記行集
合ＩＬＵ手段１７と前記解答収束手段１８との動作をタ
イムポイントが事前に設定された最終時間に到達するま
で繰り返させる。前記結果出力手段２０は、例えば、そ
の内蔵ＲＡＭ等に設定された制御プログラムに対応して
動作する前記メインプロセッサ１０１が、前記メインメ
モリ１０３の記憶データを前記ディスプレイ１０５や前
記通信Ｉ／Ｆ１０９にデータ出力させることなどによ
り、複数のタイムポイントでの解答をデータ出力する。
定手段１３と前記方程式生成手段１４と前記ブロックＩ
ＬＵ手段１５と前記フィルイン加算手段１６と前記行集
合ＩＬＵ手段１７と前記解答収束手段１８との動作をタ
イムポイントが事前に設定された最終時間に到達するま
で繰り返させる。前記結果出力手段２０は、例えば、そ
の内蔵ＲＡＭ等に設定された制御プログラムに対応して
動作する前記メインプロセッサ１０１が、前記メインメ
モリ１０３の記憶データを前記ディスプレイ１０５や前
記通信Ｉ／Ｆ１０９にデータ出力させることなどによ
り、複数のタイムポイントでの解答をデータ出力する。
【００５２】上述のような各種手段１１〜２０は、必要
により前記キーボード１０４や前記ディスプレイ１０５
等のハードウェアを利用して実現されるが、その主体は
前記プロセッサ１０１，１１０が内蔵ＲＡＭ等に格納さ
れたソフトウェアに対応して動作することにより実現さ
れている。
により前記キーボード１０４や前記ディスプレイ１０５
等のハードウェアを利用して実現されるが、その主体は
前記プロセッサ１０１，１１０が内蔵ＲＡＭ等に格納さ
れたソフトウェアに対応して動作することにより実現さ
れている。
【００５３】このようなソフトウェアは、例えば、電子
回路１２１の記述データの前記通信Ｉ／Ｆ１０９等によ
る入力を受け付けること、入力された電子回路１２１の
記述データを分割して部分回路１２２の記述データを生
成すること、部分回路１２２の記述データに対して次段
のタイムポイントを決定すること、次段のタイムポイン
トが決定された部分回路１２２の記述データに陰的積分
公式とニュートン反復法とを適用して線形連立方程式を
生成すること、等のデータ処理を前記メインプロセッサ
１０１に実行させるための制御プログラム、生成された
線形連立方程式の縁取ブロック対角化された係数行列の
複数のブロックＡｉ,Ｂｉ,Ｃｉ(ｉ＝１,２,…)の各々を
並列にＩＬＵ分解させること、並列な複数のブロックＡ
ｉ,Ｂｉ,ＣｉのＩＬＵ分解により個々に発生した複数の
フィルインを係数行列の結合部分Ｄに並列に加算させる
こと、複数のフィルインが加算された結合部分Ｄの複数
の行集合の各々を並列にＩＬＵ分解させること、等のデ
ータ処理を複数の前記コプロセッサ１１０に並列に実行
させるための制御プログラム、線形連立方程式の生成か
ら行集合のＩＬＵ分解までの動作を解答が収束するまで
反復させること、次段のタイムポイントの決定から解答
を収束させるまでの動作をタイムポイントが事前に設定
された最終時間に到達するまで繰り返させること、複数
のタイムポイントでの解答を前記通信Ｉ／Ｆ１０９等に
データ出力させること、等のデータ処理を前記メインプ
ロセッサ１０１に実行させるための制御プログラム、等
として前記プロセッサ１０１，１１０の各々の内蔵メモ
リ等の情報記憶媒体に格納されている。
回路１２１の記述データの前記通信Ｉ／Ｆ１０９等によ
る入力を受け付けること、入力された電子回路１２１の
記述データを分割して部分回路１２２の記述データを生
成すること、部分回路１２２の記述データに対して次段
のタイムポイントを決定すること、次段のタイムポイン
トが決定された部分回路１２２の記述データに陰的積分
公式とニュートン反復法とを適用して線形連立方程式を
生成すること、等のデータ処理を前記メインプロセッサ
１０１に実行させるための制御プログラム、生成された
線形連立方程式の縁取ブロック対角化された係数行列の
複数のブロックＡｉ,Ｂｉ,Ｃｉ(ｉ＝１,２,…)の各々を
並列にＩＬＵ分解させること、並列な複数のブロックＡ
ｉ,Ｂｉ,ＣｉのＩＬＵ分解により個々に発生した複数の
フィルインを係数行列の結合部分Ｄに並列に加算させる
こと、複数のフィルインが加算された結合部分Ｄの複数
の行集合の各々を並列にＩＬＵ分解させること、等のデ
ータ処理を複数の前記コプロセッサ１１０に並列に実行
させるための制御プログラム、線形連立方程式の生成か
ら行集合のＩＬＵ分解までの動作を解答が収束するまで
反復させること、次段のタイムポイントの決定から解答
を収束させるまでの動作をタイムポイントが事前に設定
された最終時間に到達するまで繰り返させること、複数
のタイムポイントでの解答を前記通信Ｉ／Ｆ１０９等に
データ出力させること、等のデータ処理を前記メインプ
ロセッサ１０１に実行させるための制御プログラム、等
として前記プロセッサ１０１，１１０の各々の内蔵メモ
リ等の情報記憶媒体に格納されている。
【００５４】上述のような構成において、本実施の形態
のデータ処理装置１によるデータ処理方法を以下に説明
する。図６に示すように、本実施の形態のデータ処理装
置１は、通信Ｉ／Ｆ１０９などに電子回路１２１の記述
データが入力されると(ステップＳ１１)、図３に示すよ
うに、この入力された電子回路１２１の記述データをメ
インプロセッサ１０１のデータ処理により分割して部分
回路１２２の記述データを生成する(ステップＳ１２)。
のデータ処理装置１によるデータ処理方法を以下に説明
する。図６に示すように、本実施の形態のデータ処理装
置１は、通信Ｉ／Ｆ１０９などに電子回路１２１の記述
データが入力されると(ステップＳ１１)、図３に示すよ
うに、この入力された電子回路１２１の記述データをメ
インプロセッサ１０１のデータ処理により分割して部分
回路１２２の記述データを生成する(ステップＳ１２)。
【００５５】つぎに、メインプロセッサ１０１のデータ
処理により部分回路１２２の記述データに対して次段の
タイムポイントが決定され(ステップＳ１３)、この次段
のタイムポイントが決定された部分回路１２２の記述デ
ータに陰的積分公式とニュートン反復法とが適用されて
線形連立方程式が生成される(ステップＳ１４)。
処理により部分回路１２２の記述データに対して次段の
タイムポイントが決定され(ステップＳ１３)、この次段
のタイムポイントが決定された部分回路１２２の記述デ
ータに陰的積分公式とニュートン反復法とが適用されて
線形連立方程式が生成される(ステップＳ１４)。
【００５６】このように生成された線形連立方程式の求
解が、図４および図５に示すように、複数のコプロセッ
サ１１０の各々のデータ処理により並列に実行される。
つまり、複数のコプロセッサ１１０の並列処理により、
上述のように縁取ブロック対角化された係数行列の複数
のブロックＡｉ,Ｂｉ,Ｃｉの各々が、並列にＩＬＵ分解
され(ステップＳ５１〜Ｓ６５)、並列な複数のブロック
Ａｉ,Ｂｉ,ＣｉのＩＬＵ分解により個々に発生した複数
のフィルインが係数行列の結合部分Ｄに並列に加算され
る(ステップＳ１５)。
解が、図４および図５に示すように、複数のコプロセッ
サ１１０の各々のデータ処理により並列に実行される。
つまり、複数のコプロセッサ１１０の並列処理により、
上述のように縁取ブロック対角化された係数行列の複数
のブロックＡｉ,Ｂｉ,Ｃｉの各々が、並列にＩＬＵ分解
され(ステップＳ５１〜Ｓ６５)、並列な複数のブロック
Ａｉ,Ｂｉ,ＣｉのＩＬＵ分解により個々に発生した複数
のフィルインが係数行列の結合部分Ｄに並列に加算され
る(ステップＳ１５)。
【００５７】複数のフィルインが加算された結合部分Ｄ
の複数の行集合の各々が並列に、図７に示すようなデー
タ処理によりＩＬＵ分解され(ステップＳ１６)、このよ
うに並列に実行される線形連立方程式の求解が、その解
答が収束するまで繰り返される(ステップＳ１７)。収束
した解答は、そのタイムポイントでの電子回路１２１の
動作を反映しているので、上述のような処理動作(ステ
ップＳ１３〜Ｓ１７)が、タイムポイントが事前に設定
された最終時間に到達するまで繰り返され(ステップＳ
１８)、この複数のタイムポイントでの解答がデータ出
力される。
の複数の行集合の各々が並列に、図７に示すようなデー
タ処理によりＩＬＵ分解され(ステップＳ１６)、このよ
うに並列に実行される線形連立方程式の求解が、その解
答が収束するまで繰り返される(ステップＳ１７)。収束
した解答は、そのタイムポイントでの電子回路１２１の
動作を反映しているので、上述のような処理動作(ステ
ップＳ１３〜Ｓ１７)が、タイムポイントが事前に設定
された最終時間に到達するまで繰り返され(ステップＳ
１８)、この複数のタイムポイントでの解答がデータ出
力される。
【００５８】本実施の形態のデータ処理装置１のデータ
処理方法では、上述のように係数行列の複数のブロック
Ａｉ,Ｂｉ,ＣｉのＩＬＵ分解と、係数行列の結合部分Ｄ
に対する複数のフィルインの加算と、結合部分Ｄの複数
の行集合のＩＬＵ分解とが、複数のコプロセッサ１１０
のデータ処理により各々並列に処理され、この並列処理
の結果に対して逐次実行するような処理は存在しない。
このため、並列処理の個数を増加させることで処理時間
を短縮することができ、複数のコプロセッサ１１０を具
備することで大規模な電子回路１２１のシミュレーショ
ンを高速に実行することができる。
処理方法では、上述のように係数行列の複数のブロック
Ａｉ,Ｂｉ,ＣｉのＩＬＵ分解と、係数行列の結合部分Ｄ
に対する複数のフィルインの加算と、結合部分Ｄの複数
の行集合のＩＬＵ分解とが、複数のコプロセッサ１１０
のデータ処理により各々並列に処理され、この並列処理
の結果に対して逐次実行するような処理は存在しない。
このため、並列処理の個数を増加させることで処理時間
を短縮することができ、複数のコプロセッサ１１０を具
備することで大規模な電子回路１２１のシミュレーショ
ンを高速に実行することができる。
【００５９】例えば、図８に示すように、非ゼロ要素を
有する有する係数行列の結合部に、四個の行集合ＩＬＵ
手段１７によりレベルＬ＝２のＩＬＵ分解を並列に実行
した場合、その各々の更新演算と相互の依存関係は図９
のようになる。もしも、これを逐次実行すると合計で九
回の更新演算の時間が必要となるが、本実施の形態のデ
ータ処理装置１のデータ処理方法によれば、ピボット行
の送信時間を無視すると五回の更新演算の時間で処理を
完了することができる。
有する有する係数行列の結合部に、四個の行集合ＩＬＵ
手段１７によりレベルＬ＝２のＩＬＵ分解を並列に実行
した場合、その各々の更新演算と相互の依存関係は図９
のようになる。もしも、これを逐次実行すると合計で九
回の更新演算の時間が必要となるが、本実施の形態のデ
ータ処理装置１のデータ処理方法によれば、ピボット行
の送信時間を無視すると五回の更新演算の時間で処理を
完了することができる。
【００６０】実際の大規模な電子回路では結合部分Ｄの
行数は数百から数千に及ぶため、並列処理の個数に反比
例させて結合部分Ｄの処理時間を短縮することが可能で
ある。ただし、どんなに並列処理の個数を増加させて
も、図９に示すように、行毎のクリティカルパスの実行
時間より処理時間を短縮することはできないので、並列
処理の適切な個数は“逐次実行の所要時間÷クリティカ
ルパスの所要時間”程度である。
行数は数百から数千に及ぶため、並列処理の個数に反比
例させて結合部分Ｄの処理時間を短縮することが可能で
ある。ただし、どんなに並列処理の個数を増加させて
も、図９に示すように、行毎のクリティカルパスの実行
時間より処理時間を短縮することはできないので、並列
処理の適切な個数は“逐次実行の所要時間÷クリティカ
ルパスの所要時間”程度である。
【００６１】また、結合部分Ｄに対するＩＬＵ分解の処
理時間を並列処理の個数に略反比例させて減少させるた
めには、図７に示したＩＬＵ分解のデータ処理におい
て、ピボット行の放送(ステップＳ５３)の所要時間が、
並列処理の個数に比例して増加せず一定である必要があ
るが、これは並列処理の個数が多数の場合には極めて困
難である。
理時間を並列処理の個数に略反比例させて減少させるた
めには、図７に示したＩＬＵ分解のデータ処理におい
て、ピボット行の放送(ステップＳ５３)の所要時間が、
並列処理の個数に比例して増加せず一定である必要があ
るが、これは並列処理の個数が多数の場合には極めて困
難である。
【００６２】そこで、上述のようなことが問題となる場
合には、ピボット行を送信元から受信先に順番に一対一
に通信することを繰り返す。つまり、最初に次のピボッ
ト行を保持する行集合ＩＬＵ手段１７に送信し、その
後、さらに次のピボット行を保持する行集合ＩＬＵ手段
１７に送信するというように、ピボット行を順番に送信
する(ステップＳ７１〜Ｓ７３)。
合には、ピボット行を送信元から受信先に順番に一対一
に通信することを繰り返す。つまり、最初に次のピボッ
ト行を保持する行集合ＩＬＵ手段１７に送信し、その
後、さらに次のピボット行を保持する行集合ＩＬＵ手段
１７に送信するというように、ピボット行を順番に送信
する(ステップＳ７１〜Ｓ７３)。
【００６３】この場合、ピボット行の通信と数値の演算
処理とをオーバーラップさせることができるので、クリ
ティカルパスの実行時間の放送による増加量は、高速な
一対一通信の時間の“結合部分の行数−１”倍となり、
この時間は並列処理の個数ｎに関係なく一定である。
処理とをオーバーラップさせることができるので、クリ
ティカルパスの実行時間の放送による増加量は、高速な
一対一通信の時間の“結合部分の行数−１”倍となり、
この時間は並列処理の個数ｎに関係なく一定である。
【００６４】上述のような送信制御を簡単に実現するた
め、係数行列の結合部分を一行ずつ同一の順番で相違す
る行集合ＩＬＵ手段１７に割り当てる。例えば、行集合
ＩＬＵ手段１７が三個の場合、一行目、四行目、七行目
…は一番目の行集合ＩＬＵ手段１７に割り当て、二行
目、五行目、八行目…は二番目の行集合ＩＬＵ手段１７
に割り当て、三行目、六行目、九行目…は三番目の行集
合ＩＬＵ手段１７に割り当てる。
め、係数行列の結合部分を一行ずつ同一の順番で相違す
る行集合ＩＬＵ手段１７に割り当てる。例えば、行集合
ＩＬＵ手段１７が三個の場合、一行目、四行目、七行目
…は一番目の行集合ＩＬＵ手段１７に割り当て、二行
目、五行目、八行目…は二番目の行集合ＩＬＵ手段１７
に割り当て、三行目、六行目、九行目…は三番目の行集
合ＩＬＵ手段１７に割り当てる。
【００６５】なお、本発明は上記形態に限定されるもの
ではなく、その要旨を逸脱しない範囲で各種の変形を許
容する。例えば、上記形態では並列に実行する複数のデ
ータ処理を複数のコプロセッサ１１０で実行し、並列に
実行しないデータ処理は一個のメインプロセッサ１０１
で実行することを例示したが、この並列に実行しないデ
ータ処理を複数のコプロセッサ１１０の一つに実行させ
るようにしてメインプロセッサ１０１を省略するような
ことも可能である。
ではなく、その要旨を逸脱しない範囲で各種の変形を許
容する。例えば、上記形態では並列に実行する複数のデ
ータ処理を複数のコプロセッサ１１０で実行し、並列に
実行しないデータ処理は一個のメインプロセッサ１０１
で実行することを例示したが、この並列に実行しないデ
ータ処理を複数のコプロセッサ１１０の一つに実行させ
るようにしてメインプロセッサ１０１を省略するような
ことも可能である。
【００６６】また、上記形態では各プロセッサ１０１，
１１０が内蔵ＲＡＭ等にソフトウェアとして格納された
制御プログラムに従って動作することにより、データ処
理装置１の各種手段１１〜２０が実現されることを例示
した。しかし、このような各種手段１１〜２０の各々を
固有のハードウェアとして形成することも可能であり、
一部をソフトウェアとして内蔵ＲＡＭ等に格納するとと
もに一部をハードウェアとして形成するようなことも可
能である。
１１０が内蔵ＲＡＭ等にソフトウェアとして格納された
制御プログラムに従って動作することにより、データ処
理装置１の各種手段１１〜２０が実現されることを例示
した。しかし、このような各種手段１１〜２０の各々を
固有のハードウェアとして形成することも可能であり、
一部をソフトウェアとして内蔵ＲＡＭ等に格納するとと
もに一部をハードウェアとして形成するようなことも可
能である。
【００６７】また、上記形態ではデータ処理装置１の起
動時にＨＤＤ１０６に事前に格納されているソフトウェ
アがプロセッサ１０１，１１０の内蔵ＲＡＭに複写さ
れ、このように内蔵ＲＡＭに格納されたソフトウェアを
プロセッサ１０１，１１０の内蔵ＣＰＵが読み取ること
を想定したが、このようなソフトウェアをＨＤＤ１０６
に格納したままプロセッサ１０１，１１０に利用させる
ことや、その内蔵ＲＯＭに事前に固定的に格納しておく
ことも可能である。
動時にＨＤＤ１０６に事前に格納されているソフトウェ
アがプロセッサ１０１，１１０の内蔵ＲＡＭに複写さ
れ、このように内蔵ＲＡＭに格納されたソフトウェアを
プロセッサ１０１，１１０の内蔵ＣＰＵが読み取ること
を想定したが、このようなソフトウェアをＨＤＤ１０６
に格納したままプロセッサ１０１，１１０に利用させる
ことや、その内蔵ＲＯＭに事前に固定的に格納しておく
ことも可能である。
【００６８】さらに、単体で取り扱える情報記憶媒体で
あるＦＤ１０７等にソフトウェアを書き込んでおき、こ
のＦＤ１０７等から内蔵ＲＡＭ等にソフトウェアをイン
ストールすることも可能であるが、このようなインスト
ールを実行することなくＦＤ１０７等からプロセッサ１
０１，１１０がソフトウェアを直接に読み取って処理動
作を実行することも可能である。
あるＦＤ１０７等にソフトウェアを書き込んでおき、こ
のＦＤ１０７等から内蔵ＲＡＭ等にソフトウェアをイン
ストールすることも可能であるが、このようなインスト
ールを実行することなくＦＤ１０７等からプロセッサ１
０１，１１０がソフトウェアを直接に読み取って処理動
作を実行することも可能である。
【００６９】つまり、本発明のデータ処理装置１の各種
手段１１〜２０をソフトウェアにより実現する場合、そ
のソフトウェアはプロセッサ１０１，１１０が読み取っ
て対応する動作を実行できる状態に有れば良い。また、
上述のような各種手段１１〜２０を実現する制御プログ
ラムを、複数のソフトウェアの組み合わせで形成するこ
とも可能であり、その場合、単体の製品となる情報記憶
媒体には、本発明のデータ処理装置を実現するための必
要最小限のソフトウェアのみを格納しておけば良い。
手段１１〜２０をソフトウェアにより実現する場合、そ
のソフトウェアはプロセッサ１０１，１１０が読み取っ
て対応する動作を実行できる状態に有れば良い。また、
上述のような各種手段１１〜２０を実現する制御プログ
ラムを、複数のソフトウェアの組み合わせで形成するこ
とも可能であり、その場合、単体の製品となる情報記憶
媒体には、本発明のデータ処理装置を実現するための必
要最小限のソフトウェアのみを格納しておけば良い。
【００７０】例えば、既存のオペレーティングシステム
が実装されているデータ処理装置１に、ＦＤ１０７等の
情報記憶媒体によりアプリケーションソフトを提供する
ような場合、本発明のデータ処理装置の各種手段を実現
するソフトウェアは、アプリケーションソフトとオペレ
ーティングシステムとの組み合わせで実現されるので、
オペレーティングシステムに依存する部分のソフトウェ
アは情報記憶媒体のアプリケーションソフトから省略す
ることができる。
が実装されているデータ処理装置１に、ＦＤ１０７等の
情報記憶媒体によりアプリケーションソフトを提供する
ような場合、本発明のデータ処理装置の各種手段を実現
するソフトウェアは、アプリケーションソフトとオペレ
ーティングシステムとの組み合わせで実現されるので、
オペレーティングシステムに依存する部分のソフトウェ
アは情報記憶媒体のアプリケーションソフトから省略す
ることができる。
【００７１】さらに、電子回路をシミュレーションする
従来のアプリケーションソフトが事前に実装されたデー
タ処理装置が存在する場合、そのニュートン反復法の部
分のみをバージョンアップのアプリケーションソフトと
して供給するようなことも可能である。
従来のアプリケーションソフトが事前に実装されたデー
タ処理装置が存在する場合、そのニュートン反復法の部
分のみをバージョンアップのアプリケーションソフトと
して供給するようなことも可能である。
【００７２】その場合、ＦＤ１０７等の情報記憶媒体に
は、線形連立方程式の縁取ブロック対角化された係数行
列の複数のブロックＡｉ,Ｂｉ,Ｃｉ(ｉ＝１,２,…)の各
々を並列にＩＬＵ分解させること、並列な複数のブロッ
クＡｉ,Ｂｉ,ＣｉのＩＬＵ分解により個々に発生した複
数のフィルインを係数行列の結合部分Ｄに並列に加算さ
せること、複数のフィルインが加算された結合部分Ｄの
複数の行集合の各々を並列にＩＬＵ分解させること、等
のデータ処理を複数のコプロセッサ１１０に並列に実行
させるための制御プログラムのみがソフトウェアとして
格納されていれば良い。
は、線形連立方程式の縁取ブロック対角化された係数行
列の複数のブロックＡｉ,Ｂｉ,Ｃｉ(ｉ＝１,２,…)の各
々を並列にＩＬＵ分解させること、並列な複数のブロッ
クＡｉ,Ｂｉ,ＣｉのＩＬＵ分解により個々に発生した複
数のフィルインを係数行列の結合部分Ｄに並列に加算さ
せること、複数のフィルインが加算された結合部分Ｄの
複数の行集合の各々を並列にＩＬＵ分解させること、等
のデータ処理を複数のコプロセッサ１１０に並列に実行
させるための制御プログラムのみがソフトウェアとして
格納されていれば良い。
【００７３】また、このように情報記憶媒体に記述した
ソフトウェアをプロセッサ１０１，１１０に供給する手
法は、その情報記憶媒体をデータ処理装置１に直接に装
填することに限定されない。例えば、上述のようなソフ
トウェアをホストコンピュータの情報記憶媒体に格納し
ておき、このホストコンピュータを通信ネットワークで
端末コンピュータに接続し、ホストコンピュータから端
末コンピュータにデータ通信でソフトウェアを供給する
ことも可能である。
ソフトウェアをプロセッサ１０１，１１０に供給する手
法は、その情報記憶媒体をデータ処理装置１に直接に装
填することに限定されない。例えば、上述のようなソフ
トウェアをホストコンピュータの情報記憶媒体に格納し
ておき、このホストコンピュータを通信ネットワークで
端末コンピュータに接続し、ホストコンピュータから端
末コンピュータにデータ通信でソフトウェアを供給する
ことも可能である。
【００７４】上述のような場合、端末コンピュータが自
信の情報記憶媒体にソフトウェアをダウンロードした状
態でスタンドアロンの処理動作を実行することも可能で
あるが、ソフトウェアをダウンロードすることなくホス
トコンピュータとのリアルタイムのデータ通信により処
理動作を実行することも可能である。この場合、ホスト
コンピュータと端末コンピュータとを通信ネットワーク
で接続したシステム全体が、本発明のデータ処理装置に
相当することになる。
信の情報記憶媒体にソフトウェアをダウンロードした状
態でスタンドアロンの処理動作を実行することも可能で
あるが、ソフトウェアをダウンロードすることなくホス
トコンピュータとのリアルタイムのデータ通信により処
理動作を実行することも可能である。この場合、ホスト
コンピュータと端末コンピュータとを通信ネットワーク
で接続したシステム全体が、本発明のデータ処理装置に
相当することになる。
【００７５】つぎに、本発明の実施の第二の形態を図１
０を参照して以下に説明する。なお、この実施の第二の
形態に関して上述した実施の第一の形態と同一の部分
は、同一の名称および符号を使用して詳細な説明は省略
する。なお、同図は本実施の形態のデータ処理装置のデ
ータ処理方法を示すフローチャートである。
０を参照して以下に説明する。なお、この実施の第二の
形態に関して上述した実施の第一の形態と同一の部分
は、同一の名称および符号を使用して詳細な説明は省略
する。なお、同図は本実施の形態のデータ処理装置のデ
ータ処理方法を示すフローチャートである。
【００７６】本実施の形態のデータ処理装置（図示せ
ず）は、複数のデータ処理手段、処理選択手段、回数検
出手段、処理切替手段、等を具備している。複数の前記
データ処理手段は、前述した実施の第一の形態のデータ
処理装置１を一つとし、処理速度と求解の収束性とが相
反する関係の複数のデータ処理装置からなる。
ず）は、複数のデータ処理手段、処理選択手段、回数検
出手段、処理切替手段、等を具備している。複数の前記
データ処理手段は、前述した実施の第一の形態のデータ
処理装置１を一つとし、処理速度と求解の収束性とが相
反する関係の複数のデータ処理装置からなる。
【００７７】より詳細には、回路の動作をシミュレーシ
ョンする各種の解法は、一般的に処理速度が高いと求解
の収束性が低く、収束性が高いと処理速度が低い。そこ
で、本実施の形態のデータ処理装置では、例えば、解法
の種類Ｐmaxが三つの場合、処理速度が最低で求解の収
束性が最高の解法を第一のデータ処理手段に設定し、処
理速度が最高で求解の収束性が最低の解法を第三のデー
タ処理手段に設定する。
ョンする各種の解法は、一般的に処理速度が高いと求解
の収束性が低く、収束性が高いと処理速度が低い。そこ
で、本実施の形態のデータ処理装置では、例えば、解法
の種類Ｐmaxが三つの場合、処理速度が最低で求解の収
束性が最高の解法を第一のデータ処理手段に設定し、処
理速度が最高で求解の収束性が最低の解法を第三のデー
タ処理手段に設定する。
【００７８】より具体的には、SOLVER(１)のデータ処理
手段はガウス消去法(直接法)で解法のデータ処理を実行
し、前述のデータ処理装置１に相当するSOLVER(２)のデ
ータ処理手段はＩＬＵ(４)の前処理付きＢi−ＣＧＳＴ
ＡＢ法(反復法)で解法のデータ処理を実行し、SOLVER
(３)のデータ処理手段はガウス・ザイデル法(反復法)で
解法のデータ処理を実行するように設定する。
手段はガウス消去法(直接法)で解法のデータ処理を実行
し、前述のデータ処理装置１に相当するSOLVER(２)のデ
ータ処理手段はＩＬＵ(４)の前処理付きＢi−ＣＧＳＴ
ＡＢ法(反復法)で解法のデータ処理を実行し、SOLVER
(３)のデータ処理手段はガウス・ザイデル法(反復法)で
解法のデータ処理を実行するように設定する。
【００７９】なお、本実施の形態のデータ処理装置で
は、三つのデータ処理手段でニュートン方程式の作成ま
では共通しており、このニュートン方程式の求解が三つ
のデータ処理手段で切り替えられる。
は、三つのデータ処理手段でニュートン方程式の作成ま
では共通しており、このニュートン方程式の求解が三つ
のデータ処理手段で切り替えられる。
【００８０】前記処理選択手段は、最初に収束性が最低
で処理速度が最高のデータ処理手段に求解させ、前記回
数検出手段は、求解するデータ処理手段の反復回数を検
出する。前記処理切替手段は、反復回数が事前に設定さ
れた許容回数を逸脱すると、求解させるデータ処理手段
を収束性が高く処理速度が低いデータ処理手段に順次切
り替える。
で処理速度が最高のデータ処理手段に求解させ、前記回
数検出手段は、求解するデータ処理手段の反復回数を検
出する。前記処理切替手段は、反復回数が事前に設定さ
れた許容回数を逸脱すると、求解させるデータ処理手段
を収束性が高く処理速度が低いデータ処理手段に順次切
り替える。
【００８１】上述のような構成において、本実施の形態
のデータ処理装置のデータ処理方法では、図面に示すよ
うに、最初にニュートン方程式が作成され(ステップＳ
９２)、このニュートン方程式が、最初に収束性が最低
で処理速度が最高のSOLVER(３)で求解される(ステップ
Ｓ９３)。この求解での反復回数が検出され(ステップＳ
９６)、この反復回数が事前に設定された許容回数を逸
脱すると(ステップＳ９７)、求解するSOLVER(ｐ)が収束
性が高く処理速度が低いSOLVER(ｐ−１)に順次切り替え
られる。
のデータ処理装置のデータ処理方法では、図面に示すよ
うに、最初にニュートン方程式が作成され(ステップＳ
９２)、このニュートン方程式が、最初に収束性が最低
で処理速度が最高のSOLVER(３)で求解される(ステップ
Ｓ９３)。この求解での反復回数が検出され(ステップＳ
９６)、この反復回数が事前に設定された許容回数を逸
脱すると(ステップＳ９７)、求解するSOLVER(ｐ)が収束
性が高く処理速度が低いSOLVER(ｐ−１)に順次切り替え
られる。
【００８２】本実施の形態のデータ処理装置１のデータ
処理方法によると、最初は収束性が低く処理速度が高い
解法で求解が実行され、その反復回数が多数となると収
束性が高い解法に順次切り替えられるので、最終的に最
適な解法で求解を実行することができる。
処理方法によると、最初は収束性が低く処理速度が高い
解法で求解が実行され、その反復回数が多数となると収
束性が高い解法に順次切り替えられるので、最終的に最
適な解法で求解を実行することができる。
【００８３】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載するような効果を奏する。
いるので、以下に記載するような効果を奏する。
【００８４】請求項１記載の発明のデータ処理装置は、
電子回路の記述データの入力を受け付けるデータ入力手
段と、入力された電子回路の記述データを分割して部分
回路の記述データを生成するデータ分割手段と、部分回
路の記述データに対して次段のタイムポイントを決定す
るポイント決定手段と、次段のタイムポイントが決定さ
れた部分回路の記述データに陰的積分公式とニュートン
反復法とを適用して線形連立方程式を生成する方程式生
成手段と、生成された線形連立方程式の縁取ブロック対
角化された係数行列の複数のブロックの各々を並列にＩ
ＬＵ分解する複数のブロックＩＬＵ手段と、並列な複数
のブロックのＩＬＵ分解により個々に発生した複数のフ
ィルインを係数行列の結合部分に並列に加算する複数の
フィルイン加算手段と、複数のフィルインが加算された
結合部分の複数の行集合の各々を並列にＩＬＵ分解する
行集合ＩＬＵ手段と、前記方程式生成手段と前記ブロッ
クＩＬＵ手段と前記フィルイン加算手段と前記行集合Ｉ
ＬＵ手段との動作を解答が収束するまで反復させる解答
収束手段と、前記ポイント決定手段と前記方程式生成手
段と前記ブロックＩＬＵ手段と前記フィルイン加算手段
と前記行集合ＩＬＵ手段と前記解答収束手段との動作を
タイムポイントが事前に設定された最終時間に到達する
まで繰り返させる動作繰返手段と、複数のタイムポイン
トでの解答をデータ出力する結果出力手段と、を具備し
ていることにより、係数行列の複数のブロックのＩＬＵ
分解と、係数行列の結合部分に対する複数のフィルイン
の加算と、結合部分の複数の行集合のＩＬＵ分解とを、
各々並列に処理することができ、並列処理の結果に対し
て逐次実行する処理が存在しないので、並列処理の個数
の増加により処理時間を短縮することができ、大規模な
電子回路を高速にシミュレーションすることができる。
電子回路の記述データの入力を受け付けるデータ入力手
段と、入力された電子回路の記述データを分割して部分
回路の記述データを生成するデータ分割手段と、部分回
路の記述データに対して次段のタイムポイントを決定す
るポイント決定手段と、次段のタイムポイントが決定さ
れた部分回路の記述データに陰的積分公式とニュートン
反復法とを適用して線形連立方程式を生成する方程式生
成手段と、生成された線形連立方程式の縁取ブロック対
角化された係数行列の複数のブロックの各々を並列にＩ
ＬＵ分解する複数のブロックＩＬＵ手段と、並列な複数
のブロックのＩＬＵ分解により個々に発生した複数のフ
ィルインを係数行列の結合部分に並列に加算する複数の
フィルイン加算手段と、複数のフィルインが加算された
結合部分の複数の行集合の各々を並列にＩＬＵ分解する
行集合ＩＬＵ手段と、前記方程式生成手段と前記ブロッ
クＩＬＵ手段と前記フィルイン加算手段と前記行集合Ｉ
ＬＵ手段との動作を解答が収束するまで反復させる解答
収束手段と、前記ポイント決定手段と前記方程式生成手
段と前記ブロックＩＬＵ手段と前記フィルイン加算手段
と前記行集合ＩＬＵ手段と前記解答収束手段との動作を
タイムポイントが事前に設定された最終時間に到達する
まで繰り返させる動作繰返手段と、複数のタイムポイン
トでの解答をデータ出力する結果出力手段と、を具備し
ていることにより、係数行列の複数のブロックのＩＬＵ
分解と、係数行列の結合部分に対する複数のフィルイン
の加算と、結合部分の複数の行集合のＩＬＵ分解とを、
各々並列に処理することができ、並列処理の結果に対し
て逐次実行する処理が存在しないので、並列処理の個数
の増加により処理時間を短縮することができ、大規模な
電子回路を高速にシミュレーションすることができる。
【００８５】請求項２記載の発明は、請求項１記載のデ
ータ処理装置であって、並列に動作する複数のプロセッ
サを具備しており、これらのプロセッサの各々がブロッ
クＩＬＵ手段とフィルイン加算手段と行集合ＩＬＵ手段
として機能することにより、係数行列の複数のブロック
のＩＬＵ分解と、係数行列の結合部分に対する複数のフ
ィルインの加算と、結合部分の複数の行集合のＩＬＵ分
解とを、複数のプロセッサにより各々並列に実行するこ
とができる。
ータ処理装置であって、並列に動作する複数のプロセッ
サを具備しており、これらのプロセッサの各々がブロッ
クＩＬＵ手段とフィルイン加算手段と行集合ＩＬＵ手段
として機能することにより、係数行列の複数のブロック
のＩＬＵ分解と、係数行列の結合部分に対する複数のフ
ィルインの加算と、結合部分の複数の行集合のＩＬＵ分
解とを、複数のプロセッサにより各々並列に実行するこ
とができる。
【００８６】請求項３記載の発明のデータ処理装置は、
請求項１記載のデータ処理装置を一つとする処理速度と
求解の収束性とが相反する関係の複数のデータ処理手段
と、最初に収束性が最低で処理速度が最高の前記データ
処理手段に求解させる処理選択手段と、求解する前記デ
ータ処理手段の反復回数を検出する回数検出手段と、反
復回数が事前に設定された許容回数を逸脱すると求解さ
せる前記データ処理手段を収束性が高く処理速度が低い
前記データ処理手段に順次切り替える処理切替手段と、
を具備していることにより、最初は収束性が低く処理速
度が高いデータ処理手段により求解が実行され、その反
復回数が多数となると収束性が高いデータ処理手段に順
次切り替えられるので、最終的に最適なデータ処理手段
で求解を実行することができる。
請求項１記載のデータ処理装置を一つとする処理速度と
求解の収束性とが相反する関係の複数のデータ処理手段
と、最初に収束性が最低で処理速度が最高の前記データ
処理手段に求解させる処理選択手段と、求解する前記デ
ータ処理手段の反復回数を検出する回数検出手段と、反
復回数が事前に設定された許容回数を逸脱すると求解さ
せる前記データ処理手段を収束性が高く処理速度が低い
前記データ処理手段に順次切り替える処理切替手段と、
を具備していることにより、最初は収束性が低く処理速
度が高いデータ処理手段により求解が実行され、その反
復回数が多数となると収束性が高いデータ処理手段に順
次切り替えられるので、最終的に最適なデータ処理手段
で求解を実行することができる。
【００８７】請求項４記載の発明のデータ処理方法は、
電子回路の記述データの入力を受け付け、入力された電
子回路の記述データを分割して部分回路の記述データを
生成し、部分回路の記述データに対して次段のタイムポ
イントを決定し、次段のタイムポイントが決定された部
分回路の記述データに陰的積分公式とニュートン反復法
とを適用して線形連立方程式を生成し、生成された線形
連立方程式の縁取ブロック対角化された係数行列の複数
のブロックの各々を並列にＩＬＵ分解し、並列な複数の
ブロックのＩＬＵ分解により個々に発生した複数のフィ
ルインを係数行列の結合部分に並列に加算し、複数のフ
ィルインが加算された結合部分の複数の行集合の各々を
並列にＩＬＵ分解し、線形連立方程式の生成から行集合
のＩＬＵ分解までの動作を解答が収束するまで反復さ
せ、次段のタイムポイントの決定から解答を収束させる
までの動作をタイムポイントが事前に設定された最終時
間に到達するまで繰り返し、複数のタイムポイントでの
解答をデータ出力するようにしたことにより、係数行列
の複数のブロックのＩＬＵ分解と、係数行列の結合部分
に対する複数のフィルインの加算と、結合部分の複数の
行集合のＩＬＵ分解とを、各々並列に処理することがで
き、並列処理の結果に対して逐次実行する処理が存在し
ないので、並列処理の個数の増加により処理時間を短縮
することができ、大規模な電子回路を高速にシミュレー
ションすることができる。
電子回路の記述データの入力を受け付け、入力された電
子回路の記述データを分割して部分回路の記述データを
生成し、部分回路の記述データに対して次段のタイムポ
イントを決定し、次段のタイムポイントが決定された部
分回路の記述データに陰的積分公式とニュートン反復法
とを適用して線形連立方程式を生成し、生成された線形
連立方程式の縁取ブロック対角化された係数行列の複数
のブロックの各々を並列にＩＬＵ分解し、並列な複数の
ブロックのＩＬＵ分解により個々に発生した複数のフィ
ルインを係数行列の結合部分に並列に加算し、複数のフ
ィルインが加算された結合部分の複数の行集合の各々を
並列にＩＬＵ分解し、線形連立方程式の生成から行集合
のＩＬＵ分解までの動作を解答が収束するまで反復さ
せ、次段のタイムポイントの決定から解答を収束させる
までの動作をタイムポイントが事前に設定された最終時
間に到達するまで繰り返し、複数のタイムポイントでの
解答をデータ出力するようにしたことにより、係数行列
の複数のブロックのＩＬＵ分解と、係数行列の結合部分
に対する複数のフィルインの加算と、結合部分の複数の
行集合のＩＬＵ分解とを、各々並列に処理することがで
き、並列処理の結果に対して逐次実行する処理が存在し
ないので、並列処理の個数の増加により処理時間を短縮
することができ、大規模な電子回路を高速にシミュレー
ションすることができる。
【００８８】請求項５記載の発明のデータ処理方法は、
請求項４記載のデータ処理方法を一つとして処理速度と
求解の収束性とが相反する関係の複数のデータ処理方法
を用意しておき、最初に収束性が最低で処理速度が最高
の前記データ処理方法に求解させ、求解する前記データ
処理方法の反復回数を検出し、反復回数が事前に設定さ
れた許容回数を逸脱すると求解させる前記データ処理方
法を収束性が高く処理速度が低い前記データ処理方法に
順次切り替えるようにしたことにより、最初は収束性が
低く処理速度が高いデータ処理手段により求解が実行さ
れ、その反復回数が多数となると収束性が高いデータ処
理手段に順次切り替えられるので、最終的に最適なデー
タ処理手段で求解を実行することができる。
請求項４記載のデータ処理方法を一つとして処理速度と
求解の収束性とが相反する関係の複数のデータ処理方法
を用意しておき、最初に収束性が最低で処理速度が最高
の前記データ処理方法に求解させ、求解する前記データ
処理方法の反復回数を検出し、反復回数が事前に設定さ
れた許容回数を逸脱すると求解させる前記データ処理方
法を収束性が高く処理速度が低い前記データ処理方法に
順次切り替えるようにしたことにより、最初は収束性が
低く処理速度が高いデータ処理手段により求解が実行さ
れ、その反復回数が多数となると収束性が高いデータ処
理手段に順次切り替えられるので、最終的に最適なデー
タ処理手段で求解を実行することができる。
【００８９】請求項６記載の発明の情報記憶媒体は、並
列に動作する複数のプロセッサを具備するコンピュータ
システムが読取自在なソフトウェアが格納されている情
報記憶媒体において、電子回路の記述データの入力を受
け付けること、入力された電子回路の記述データを分割
して部分回路の記述データを生成すること、部分回路の
記述データに対して次段のタイムポイントを決定するこ
と、次段のタイムポイントが決定された部分回路の記述
データに陰的積分公式とニュートン反復法とを適用して
線形連立方程式を生成すること、生成された線形連立方
程式の縁取ブロック対角化された係数行列の複数のブロ
ックの各々を複数の前記プロセッサに並列にＩＬＵ分解
させること、並列な複数のブロックのＩＬＵ分解により
個々に発生した複数のフィルインを係数行列の結合部分
に複数の前記プロセッサに並列に加算させること、複数
のフィルインが加算された結合部分の複数の行集合の各
々を複数の前記プロセッサに並列にＩＬＵ分解させるこ
と、線形連立方程式の生成から行集合のＩＬＵ分解まで
の動作を解答が収束するまで反復させること、次段のタ
イムポイントの決定から解答を収束させるまでの動作を
タイムポイントが事前に設定された最終時間に到達する
まで繰り返させること、複数のタイムポイントでの解答
をデータ出力すること、を前記コンピュータシステムに
実行させるためのプログラムが格納されていることによ
り、この情報記憶媒体のプログラムをコンピュータシス
テムが読み取って動作すると、このコンピュータシステ
ムは、係数行列の複数のブロックのＩＬＵ分解と、係数
行列の結合部分に対する複数のフィルインの加算と、結
合部分の複数の行集合のＩＬＵ分解とを、各々並列に処
理することができ、並列処理の結果に対して逐次実行す
る処理が存在しないので、並列処理の個数の増加により
処理時間を短縮することができ、大規模な電子回路を高
速にシミュレーションすることができる。
列に動作する複数のプロセッサを具備するコンピュータ
システムが読取自在なソフトウェアが格納されている情
報記憶媒体において、電子回路の記述データの入力を受
け付けること、入力された電子回路の記述データを分割
して部分回路の記述データを生成すること、部分回路の
記述データに対して次段のタイムポイントを決定するこ
と、次段のタイムポイントが決定された部分回路の記述
データに陰的積分公式とニュートン反復法とを適用して
線形連立方程式を生成すること、生成された線形連立方
程式の縁取ブロック対角化された係数行列の複数のブロ
ックの各々を複数の前記プロセッサに並列にＩＬＵ分解
させること、並列な複数のブロックのＩＬＵ分解により
個々に発生した複数のフィルインを係数行列の結合部分
に複数の前記プロセッサに並列に加算させること、複数
のフィルインが加算された結合部分の複数の行集合の各
々を複数の前記プロセッサに並列にＩＬＵ分解させるこ
と、線形連立方程式の生成から行集合のＩＬＵ分解まで
の動作を解答が収束するまで反復させること、次段のタ
イムポイントの決定から解答を収束させるまでの動作を
タイムポイントが事前に設定された最終時間に到達する
まで繰り返させること、複数のタイムポイントでの解答
をデータ出力すること、を前記コンピュータシステムに
実行させるためのプログラムが格納されていることによ
り、この情報記憶媒体のプログラムをコンピュータシス
テムが読み取って動作すると、このコンピュータシステ
ムは、係数行列の複数のブロックのＩＬＵ分解と、係数
行列の結合部分に対する複数のフィルインの加算と、結
合部分の複数の行集合のＩＬＵ分解とを、各々並列に処
理することができ、並列処理の結果に対して逐次実行す
る処理が存在しないので、並列処理の個数の増加により
処理時間を短縮することができ、大規模な電子回路を高
速にシミュレーションすることができる。
【００９０】請求項７記載の発明の情報記憶媒体は、並
列に動作する複数のプロセッサを具備するコンピュータ
システムが読取自在なニュートン反復法のソフトウェア
が格納されている情報記憶媒体であって、線形連立方程
式の縁取ブロック対角化された係数行列の複数のブロッ
クの各々を複数の前記プロセッサに並列にＩＬＵ分解さ
せること、並列な複数のブロックのＩＬＵ分解により個
々に発生した複数のフィルインを係数行列の結合部分に
複数の前記プロセッサに並列に加算させること、複数の
フィルインが加算された結合部分の複数の行集合の各々
を複数の前記プロセッサに並列にＩＬＵ分解させるこ
と、を前記コンピュータシステムに実行させるためのプ
ログラムが格納されていることにより、この情報記憶媒
体のプログラムをコンピュータシステムが読み取って動
作すると、このコンピュータシステムは、係数行列の複
数のブロックのＩＬＵ分解と、係数行列の結合部分に対
する複数のフィルインの加算と、結合部分の複数の行集
合のＩＬＵ分解とを、各々並列に処理することができ、
並列処理の結果に対して逐次実行する処理が存在しない
ので、並列処理の個数の増加により処理時間を短縮する
ことができ、大規模な電子回路を高速にシミュレーショ
ンすることができる。
列に動作する複数のプロセッサを具備するコンピュータ
システムが読取自在なニュートン反復法のソフトウェア
が格納されている情報記憶媒体であって、線形連立方程
式の縁取ブロック対角化された係数行列の複数のブロッ
クの各々を複数の前記プロセッサに並列にＩＬＵ分解さ
せること、並列な複数のブロックのＩＬＵ分解により個
々に発生した複数のフィルインを係数行列の結合部分に
複数の前記プロセッサに並列に加算させること、複数の
フィルインが加算された結合部分の複数の行集合の各々
を複数の前記プロセッサに並列にＩＬＵ分解させるこ
と、を前記コンピュータシステムに実行させるためのプ
ログラムが格納されていることにより、この情報記憶媒
体のプログラムをコンピュータシステムが読み取って動
作すると、このコンピュータシステムは、係数行列の複
数のブロックのＩＬＵ分解と、係数行列の結合部分に対
する複数のフィルインの加算と、結合部分の複数の行集
合のＩＬＵ分解とを、各々並列に処理することができ、
並列処理の結果に対して逐次実行する処理が存在しない
ので、並列処理の個数の増加により処理時間を短縮する
ことができ、大規模な電子回路を高速にシミュレーショ
ンすることができる。
【図１】本発明の実施の一形態のデータ処理装置の論理
的構造を示す模式図である。
的構造を示す模式図である。
【図２】データ処理装置の物理的構造を示すブロック図
である。
である。
【図３】シミュレーションする電子回路を示す回路図で
ある。
ある。
【図４】線形連立方程式の縁取ブロック対角化された係
数行列と各種処理との関係を示す模式図である。
数行列と各種処理との関係を示す模式図である。
【図５】並列に実行される各種処理の関係を示す模式図
である。
である。
【図６】本実施の形態のデータ処理方法を示すフローチ
ャートである。
ャートである。
【図７】ＩＬＵ分解の処理方法を示すフローチャートで
ある。
ある。
【図８】線形連立方程式の縁取ブロック対角化された係
数行列の一例を示す模式図である。
数行列の一例を示す模式図である。
【図９】並列処理される複数のＩＬＵ分解の依存関係を
示す模式図である。
示す模式図である。
【図１０】本発明の実施の第二の形態のデータ処理装置
のデータ処理方法を示すフローチャートである。
のデータ処理方法を示すフローチャートである。
【図１１】ニュートン反復法のデータ処理方法を示すフ
ローチャートである。
ローチャートである。
【図１２】線形連立方程式の縁取ブロック対角化された
係数行列を示す模式図である。
係数行列を示す模式図である。
【図１３】一従来例の各種処理の関係を示す模式図であ
る。
る。
１ データ処理装置(コンピュータシステム) １１ データ入力手段 １２ データ分割手段 １３ ポイント決定手段 １４ 方程式生成手段 １５ ブロックＩＬＵ手段 １６ フィルイン加算手段 １７ 行集合ＩＬＵ手段 １８ 解答収束手段 １９ 動作繰返手段 ２０ 結果出力手段 １０１ メインプロセッサ １０２ バスライン １０３ 情報記憶媒体であるメインメモリ １０４ キーボード １０５ ディスプレイ １０６ 情報記憶媒体であるＨＤＤ １０７ 情報記憶媒体であるＦＤ １０８ ＦＤＤ １０９ 通信Ｉ／Ｆ １１０ コプロセッサ １２１ 電子回路 １２２ 部分回路
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 17/50 G06F 17/12 ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (7)
- 【請求項１】 電子回路の記述データの入力を受け付け
るデータ入力手段と、 入力された電子回路の記述データを分割して部分回路の
記述データを生成するデータ分割手段と、 部分回路の記述データに対して次段のタイムポイントを
決定するポイント決定手段と、 次段のタイムポイントが決定された部分回路の記述デー
タに陰的積分公式とニュートン反復法とを適用して線形
連立方程式を生成する方程式生成手段と、 生成された線形連立方程式の縁取ブロック対角化された
係数行列の複数のブロックの各々を並列にＩＬＵ(Ｉnco
mplete Ｌower／Ｕpper factorization)分解する複数
のブロックＩＬＵ手段と、 並列な複数のブロックのＩＬＵ分解により個々に発生し
た複数のフィルインを係数行列の結合部分に並列に加算
する複数のフィルイン加算手段と、 複数のフィルインが加算された結合部分の複数の行集合
の各々を並列にＩＬＵ分解する行集合ＩＬＵ手段と、 前記方程式生成手段と前記ブロックＩＬＵ手段と前記フ
ィルイン加算手段と前記行集合ＩＬＵ手段との動作を解
答が収束するまで反復させる解答収束手段と、 前記ポイント決定手段と前記方程式生成手段と前記ブロ
ックＩＬＵ手段と前記フィルイン加算手段と前記行集合
ＩＬＵ手段と前記解答収束手段との動作をタイムポイン
トが事前に設定された最終時間に到達するまで繰り返さ
せる動作繰返手段と、 複数のタイムポイントでの解答をデータ出力する結果出
力手段と、を具備していることを特徴とするデータ処理
装置。 - 【請求項２】 並列に動作する複数のプロセッサを具備
しており、これらのプロセッサの各々がブロックＩＬＵ
手段とフィルイン加算手段と行集合ＩＬＵ手段として機
能することを特徴とする請求項１記載のデータ処理装
置。 - 【請求項３】 請求項１記載のデータ処理装置を一つと
する処理速度と求解の収束性とが相反する関係の複数の
データ処理手段と、 最初に収束性が最低で処理速度が最高の前記データ処理
手段に求解させる処理選択手段と、 求解する前記データ処理手段の反復回数を検出する回数
検出手段と、 反復回数が事前に設定された許容回数を逸脱すると求解
させる前記データ処理手段を収束性が高く処理速度が低
い前記データ処理手段に順次切り替える処理切替手段
と、を具備していることを特徴とするデータ処理装置。 - 【請求項４】 電子回路の記述データの入力を受け付
け、 入力された電子回路の記述データを分割して部分回路の
記述データを生成し、 部分回路の記述データに対して次段のタイムポイントを
決定し、 次段のタイムポイントが決定された部分回路の記述デー
タに陰的積分公式とニュートン反復法とを適用して線形
連立方程式を生成し、 生成された線形連立方程式の縁取ブロック対角化された
係数行列の複数のブロックの各々を並列にＩＬＵ分解
し、 並列な複数のブロックのＩＬＵ分解により個々に発生し
た複数のフィルインを係数行列の結合部分に並列に加算
し、 複数のフィルインが加算された結合部分の複数の行集合
の各々を並列にＩＬＵ分解し、 線形連立方程式の生成から行集合のＩＬＵ分解までの動
作を解答が収束するまで反復させ、 次段のタイムポイントの決定から解答を収束させるまで
の動作をタイムポイントが事前に設定された最終時間に
到達するまで繰り返し、 複数のタイムポイントでの解答をデータ出力するように
したことを特徴とするデータ処理方法。 - 【請求項５】 請求項４記載のデータ処理方法を一つと
して処理速度と求解の収束性とが相反する関係の複数の
データ処理方法を用意しておき、 最初に収束性が最低で処理速度が最高の前記データ処理
方法に求解させ、 求解する前記データ処理方法の反復回数を検出し、 反復回数が事前に設定された許容回数を逸脱すると求解
させる前記データ処理方法を収束性が高く処理速度が低
い前記データ処理方法に順次切り替えるようにしたこと
を特徴とするデータ処理方法。 - 【請求項６】 並列に動作する複数のプロセッサを具備
するコンピュータシステムが読取自在なソフトウェアが
格納されている情報記憶媒体において、 電子回路の記述データの入力を受け付けること、 入力された電子回路の記述データを分割して部分回路の
記述データを生成すること、 部分回路の記述データに対して次段のタイムポイントを
決定すること、 次段のタイムポイントが決定された部分回路の記述デー
タに陰的積分公式とニュートン反復法とを適用して線形
連立方程式を生成すること、 生成された線形連立方程式の縁取ブロック対角化された
係数行列の複数のブロックの各々を複数の前記プロセッ
サに並列にＩＬＵ分解させること、 並列な複数のブロックのＩＬＵ分解により個々に発生し
た複数のフィルインを係数行列の結合部分に複数の前記
プロセッサに並列に加算させること、 複数のフィルインが加算された結合部分の複数の行集合
の各々を複数の前記プロセッサに並列にＩＬＵ分解させ
ること、 線形連立方程式の生成から行集合のＩＬＵ分解までの動
作を解答が収束するまで反復させること、 次段のタイムポイントの決定から解答を収束させるまで
の動作をタイムポイントが事前に設定された最終時間に
到達するまで繰り返させること、 複数のタイムポイントでの解答をデータ出力すること、
を前記コンピュータシステムに実行させるためのプログ
ラムが格納されていることを特徴とする情報記憶媒体。 - 【請求項７】 並列に動作する複数のプロセッサを具備
するコンピュータシステムが読取自在なニュートン反復
法のソフトウェアが格納されている情報記憶媒体であっ
て、 線形連立方程式の縁取ブロック対角化された係数行列の
複数のブロックの各々を複数の前記プロセッサに並列に
ＩＬＵ分解させること、 並列な複数のブロックのＩＬＵ分解により個々に発生し
た複数のフィルインを係数行列の結合部分に複数の前記
プロセッサに並列に加算させること、 複数のフィルインが加算された結合部分の複数の行集合
の各々を複数の前記プロセッサに並列にＩＬＵ分解させ
ること、を前記コンピュータシステムに実行させるため
のプログラムが格納されていることを特徴とする情報記
憶媒体。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9143955A JP2959525B2 (ja) | 1997-06-02 | 1997-06-02 | データ処理装置および方法、情報記憶媒体 |
| US09/089,163 US6144932A (en) | 1997-06-02 | 1998-06-02 | Simulation device and its method for simulating operation of large-scale electronic circuit by parallel processing |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9143955A JP2959525B2 (ja) | 1997-06-02 | 1997-06-02 | データ処理装置および方法、情報記憶媒体 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10334129A JPH10334129A (ja) | 1998-12-18 |
| JP2959525B2 true JP2959525B2 (ja) | 1999-10-06 |
Family
ID=15350947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9143955A Expired - Fee Related JP2959525B2 (ja) | 1997-06-02 | 1997-06-02 | データ処理装置および方法、情報記憶媒体 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6144932A (ja) |
| JP (1) | JP2959525B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6601025B1 (en) * | 1999-08-10 | 2003-07-29 | International Business Machines Corporation | Method to partition the physical design of an integrated circuit for electrical simulation |
| US7337437B2 (en) * | 1999-12-01 | 2008-02-26 | International Business Machines Corporation | Compiler optimisation of source code by determination and utilization of the equivalence of algebraic expressions in the source code |
| JP3768375B2 (ja) | 2000-04-04 | 2006-04-19 | Ｎｅｃエレクトロニクス株式会社 | 計算装置および電子回路シミュレーション装置 |
| US7043510B1 (en) * | 2000-06-20 | 2006-05-09 | International Business Machines Corporation | Determining the equivalence of two sets of simultaneous linear algebraic equations |
| US8176108B2 (en) * | 2000-06-20 | 2012-05-08 | International Business Machines Corporation | Method, apparatus and computer program product for network design and analysis |
| US20080097730A1 (en) * | 2000-09-29 | 2008-04-24 | Canning Francis X | Sparse and efficient block factorization for interaction data |
| JP3809062B2 (ja) * | 2000-11-21 | 2006-08-16 | 富士通株式会社 | マルチレベル不完全ブロック分解による前処理を行う処理装置 |
| JP3639206B2 (ja) * | 2000-11-24 | 2005-04-20 | 富士通株式会社 | 共有メモリ型スカラ並列計算機における並列行列処理方法、及び記録媒体 |
| US7310779B2 (en) | 2003-06-26 | 2007-12-18 | International Business Machines Corporation | Method for creating and selecting active regions on physical documents |
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| JP4727480B2 (ja) * | 2006-03-29 | 2011-07-20 | 株式会社ソニー・コンピュータエンタテインメント | 情報処理方法、情報処理システム、情報処理装置、マルチプロセッサ、情報処理プログラム及び情報処理プログラムを記憶したコンピュータ読み取り可能な記憶媒体 |
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