KR20030032097A

KR20030032097A - 프로세스 디바이스 시뮬레이션 시스템 및 방법

Info

Publication number: KR20030032097A
Application number: KR1020010062278A
Authority: KR
Inventors: 윤임택; 윤상호; 윤석인; 권오섭
Original assignee: 윤임택; 윤상호; 윤석인; 권오섭
Priority date: 2001-10-10
Filing date: 2001-10-10
Publication date: 2003-04-26

Abstract

반도체 디바이스의 프로세스 설계 및 디바이스 설계를 통합한 프로세스 디바이스 합체 시뮬레이션 시스템이고, 시뮬레이션 방향으로 직행하는 중심선에 대하여 선대칭을 이루는 형상과 구조를 갖는 반도체 디바이스 중 상기 중심선을 기준으로2개로 분리되는 영역의 한쪽 영역에 대하여, 프로세스·마스크 데이타를 이용하여 프로세스 시뮬레이션을 실행하여 제1시뮬레이션 데이타를 생성하는 프로세스 시뮬레이터와, 반도체 디바이스의 구조 데이타에 기초하여, 상기 제1 데이타를 상기반도체 디바이스의 중심선을 기준으로 선대칭으로 반전시키는 미러 반전 처리를 행하고, 상기 제1 데이타와 상기 미러 반전된 데이타를 접속하여 상기 반도체 디바이스의 모든 영역에 대한 프로세스 시뮬레이션 데이타와 등가인 제2 데이타를 생성하는 미러 반전 처리 수단과, 소정의 해석 조건에 기초하여, 제2 데이타에 대한 디바이스 시뮬레이션을 행하는 디바이스시뮬레이터를 구비한다.

Description

프로세스 디바이스 시뮬레이션 시스템 및 방법{SYSTEM AND METHOD OF PROCESS AND DEVICE SIMULATION}

본 발명은 컴퓨터 지원 설계(Computer Aided Design; CAD)를 이용한 반도체 디바이스의 시뮬레이션 시스템에 관한 것으로, 특히 프로세스 시뮬레이션과 디바이스 시뮬레이션을 통합하여 수행하는 프로세스 디바이스 합체 시뮬레이션 시스템 및그 시뮬레이션 방법에 관한 것이다.

VLSI(Very Large Scale Integrated Circuit; 거대 규모 집적 회로) 소자의 개발에 있어서의 최대의 과제는, 프로세스 설계 및 디바이스 설계를 포함한 설계를 어떻게 고정밀도 또는 고효율로 행할 것인가라는 것이다. 그리고, 집적 회로의 고집적도화, 대규모화의 경향에 대응하여 이들 프로세스 설계 및 디바이스 설계의 단계에 있어서, 컴퓨터를 이용한 시뮬레이션 기술의 도입이 필수적으로 되어 있다.

이 시뮬레이션을 행하는 수단으로서, 최종적인 소자의 특성을 감안하면서 이들 프로세스 설계 및 디바이스 설계를 통합하여 프로세스 조건을 설정하는 프로세스 디바이스 통합 설계용의 프로세스 디바이스 합체 시뮬레이션 시스템(이하, 시뮬레이션이라고 칭함)이 널리 이용되고 있다.

근년에는, 또한 1층의 집적 회로의 고집적화에 수반되는 소자의 미크론 이하 정도의 소형화에 대응하여, 시뮬레이션에 있어서도, 보다 고정밀도의 모델화가 요망되고 있다. 그리고, 요망에 부응하기 위하여, 소위 제2세대의 프로세스 디바이스 합체 시뮬레이터의 제안이 왕성하게 행해지고 있다.

이런 종류의 프로세스 디바이스 합체 시뮬레이터의 한 예로서, 1990년 발행의 INTERNATIONAL WORKSHOP ON NUMERICALMODELING OF PROCESS AND DEVICES FOR INTEGRATED CIRCUITS:NUPAD 3의 프로시딩 제59면∼제60면, 1990년, 소재의 마쯔오라(松尾ら)의 논문 A SUPERVISED PROCESS and DEVICE SIMULATION for STATISTICAL VLSI DESIGN에서 제안되어 있는 시뮬레이터는, 단순화 해석 모델이나 1차원 수치 모델에 대신하여, 2차원 프로세스 시뮬레이터 및 2차원 디바이스 시뮬레이터와 입력 데이타를 해석하여 입력 파라메터를 라이브러리의 표준 데이타로부터 변경하여 생성함과 동시에 시뮬레이션의 전체 진행을 통괄 제어하는 슈퍼바이저(supervisor)라고 불리는 시스템 제어 장치를 구비하고 있다.

동 논문에서는, 이 시뮬레이터를 0.8 ㎛ 룰(rule)에 따른 MOSFET의 설계에 적용한 결과 단순화 해석 모델이나 일차원 수치 모델을 이용한 경우와 비교하여, 보다 고정밀도에서 또한 4분의 1의 단시간에 시뮬레이션 가능한 것을 나타내고 있다.

상술한 종래의 프로세스 디바이스 합체 시뮬레이터에 의해 파라메터로서 게이트의 채널 길이를 1 ㎛, 2 ㎛, 3 ㎛와 3 종류의 치수를 선택하여 MOSFET의 전기적 특성의 변화를 시뮬레이션 하는 경우의 시뮬레이션 방법에 대하여 도15의 플로우차트를 참조하여 설명한다.

우선, 프로세스 시뮬레이터에 의해 채널 길이 1 ㎛ 대응의 MOSFET(이하, 대상 디바이스로 칭함)의 치수로, 대상 디바이스의 전장(全長)에 걸쳐 소정의 스텝 길이(예를 들면, 전장의 100분의 1)마다, 이온 주입, 디포지션, 산화, 확산, 에칭 등의 프로세스 데이타나 마스크 데이타를 이용하여 프로세스 시뮬레이션을 행한다(단계 1501).

다음에, 디바이스 시뮬레이터에 의해 프로세스 시뮬레이션의 결과와 바이어스 등의 해석 조건을 이용하여 디바이스 시뮬레이션을 행한다(단계 1502). 마찬가지로, 채널 길이 2 ㎛ 및 3 ㎛에 대응하여, 이들 스텝 P1, S3의 동작을 반복하여 실행한다. 그리고, 지정된3종류의 채널 길이 대응의 시뮬레이션이 전부 종료하면, 전(全) 시뮬레이션이 완료된다(단계 1503).

상술한 종래의 시뮬레이션 방법에 따라 얻어진 디바이스 단면도의 예를 도16에 도시하였다.

즉, 대상 디바이스에 프로세스 시뮬레이션을 실행함으로써, 디바이스 단면상에 제16도에 도시한 바와 같은 시뮬레이션을 행하는 구획을 도시한 메쉬(200)을 설정하여, 각 모눈마다의 데이타로부터 디바이스 형상과 디바이스 단면상의 불순물분포를 산출한다. 또한, 도면에 있어서 길이 d가 채널 길이이다.

또한, 이 프로세스 시뮬레이션의 결과를 이용하여 디바이스 시뮬레이션을 실행하여 얻어진 MOSFET에 대한 프로세스 디바이스 합체 시뮬레이션의 결과로부터 대상 디바이스인 MOSFET의 전기적 특성이 얻어진다(도17 참조).

이와 같이, 예를 들면 MOSFET의 채널 길이 의존 특성을 시뮬레이션 하는 경우에는, 그 MOSFET의 전장에 걸쳐 소정의 스텝길이 마다 파라메터인 상기 채널 길이의 사례 수와 같은 횟수만큼 프로세스 시뮬레이션 및 디바이스 시뮬레이션을 실행한다.

이 예에서는, 연산 속도 30MIPS(Million Instructions Per Second)의 컴퓨터를 이용하면, 1회당 소요 계산 시간은 프로세스 시뮬레이션에 대해 15분, 디바이스 시뮬레이션에 대해 18분이다. 이 종래 예에서는, 각각 3회 프로세스 시뮬레이션 및디바이스 시뮬레이션을 실행하기 때문에, 전 시뮬레이션을 완료하는데 필요한 계산 시간은 합계 99분이 된다.

이와 같이, 상술한 종래의 시뮬레이션 방법은, 시뮬레이션의 대상 디바이스의 전장에 걸쳐 시뮬레이션 대상 파라메터의 설정 수치의 사례 수와 같은 횟수의 프로세스 시뮬레이션 및 디바이스 시뮬레이션을 실행하기 때문에, 전 시뮬레이션을 완료하는데 방대한 계산 시간을 필요로 하는 결점이 있다.

본 발명의 제1목적은, 프로세스 디바이스 합체 시뮬레이터에 의한 시뮬레이션에 있어서, 전 시뮬레이션에 관한 시간을 단축할 수 있는 시뮬레이션 방법을 제공하는 것이다.

본 발명의 제2목적은, 상기 목적에 부가하여 파라메터의 설정 수치의 사례수가 많아짐에 따라 전 시뮬레이션에 관한 시간을 1층 단축할 수 있는 시뮬레이션 방법을 제공하는 것이다.

도1은 본 발명의 프로세스 디바이스 합체(合體) 시뮬레이터의 한 실시예의 구성을 도시한 블럭도.

도2는 본 실시예의 프로세스 디바이스 합체 시뮬레이터에 의한 제1 시뮬레이션 방법을 도시한 플로우차트.

도3은 본 실시예의 프로세스 디바이스 합체 시뮬레이터에 의한 제2 시뮬레이션 방법을 도시한 플로우차트.

도4는 본 실시예의 프로세스 디바이스 합체 시뮬레이터에 의한 제3 시뮬레이션 방법을 도시한 플로우차트.

도5는 본 실시예의 제1 시뮬레이션 방법에 의한 시뮬레이션 결과의 한 예를 도시한 디바이스 단면도이고, 디바이스 단면의 절반의 시뮬레이션 결과를 도시한 도면.

도6은 도5의 시뮬레이션 결과를 미러 반전하여 합성한 상태를 도시한 도면.

도7은 제6도의 시뮬레이션 결과에 연장 데이타를 부가한 상태를 도시한 도면.

도8은 본 실시예의 제2 시뮬레이션 방법에 의한 시뮬레이션 결과의 한 예를도시한 디바이스 단면도이고, 디바이스 단면의 절반의 시뮬레이션 결과를 도시한 도면.

도9는 제8도의 시뮬레이션 결과에 연장 데이타를 부가한 상태를 도시한 도면.

도10은 제9도의 시뮬레이션 결과를 미러 반전하여 합성한 상태를 도시한 도면.

도11은 본 실시예의 제3의 시뮬레이션 방법에 의한 시뮬레이션 결과의 한 예를 도시한 디바이스 단면도이고, 디바이스단면의 절반의 시뮬레이션 결과를 도시한 도면.

도12는 제11도의 시뮬레이션 결과로부터 소정의 데이타를 절취한 상태를 도시한 도면.

도13은 제12도의 시뮬레이션 결과를 미러 반전하여 합성한 상태를 도시한 도면.

도14는 본 발명의 제1의 시뮬레이션 방법에 의한 시뮬레이션에 필요한 계산 시간과 종래 기술의 시뮬레이션에 필요한 계산 시간을 비교한 도면.

도15는 종래의 시뮬레이션 방법의 한 예를 도시한 플로우차트.

도16은 종래의 기술에 의한 시뮬레이션의 한 예를 도시한 디바이스 단면도.

도17은 종래의 기술에 의한 시뮬레이션에 따라 얻어지는 MOSFET의 전기적 특성의 한 예를 도시한 전기 특성도.

<도면의 주요부분에 대한 부호의 설명>

10 :인프로스

20 :프로세스 시뮬레이터

30 :프로세스/마스크 데이타

40 :미러 반전/데이타 조작 수단

50 :구조 데이타

60 :디바이스 시뮬레이터

70 :해석 조건

80 :그래픽 표시 장치

상기 목적을 달성하는 본 발명은, 반도체 디바이스의 프로세스 설계 및 디바이스 설계를 통합한 프로세스 디바이스 합체시뮬레이션 시스템에 있어서, 시뮬레이션 방향에 직행하는 중심선에 대하여 선대칭을 이루는 형상과 구조를 갖는 반도체 디바이스에서, 상기 중심선을 기준으로 2개로 분리되는 영역의 한쪽 영역에 대하여, 프로세스·마스크 데이타를 이용하여 프로세스 시뮬레이션을 실행하여 제1 시뮬레이션 데이타를 생성하는 프로세스 시뮬레이터와 상기 반도체 디바이스의 구조 데이타에 기초하여, 상기 제1 데이타를 상기 반도체 디바이스의 중심선을 기준으로 선대칭으로 반전시키는 미러 반전 처리를 행하여, 상기 제1 데이타와 상기 미러 반전된 데이타를 접속하여 상기 반도체 디바이스의전 영역에 대한 프로세스 시뮬레이션 데이타와 등가인 제2 데이타를 생성하는 미러 반전 처리 수단과 소정의 해석 조건에 기초하여, 제2 데이타에 대한 디바이스 시뮬레이션을 행하는 디바이스 시뮬레이터를 구비한다.

바람직한 형태에 따르면, 상기 미러 반전 처리 수단은 데이타 처리용의 메모리 영역에 상기 제1 데이타를 복사하고, 또한 복사된 상기 제1 데이타의 순서를 교체하는 것으로 반전 처리를 행하고, 이 반전된 데이타를 상기 중심선 부분에서 상기 제1 데이타에 결합시킴으로써 상기 제2 데이타를 생성한다.

또한, 다른 바람직한 형태에 따르면, 상기 제1 데이타인 시뮬레이션 데이타를 연장하여 원하는 길이분(分)의 연장 데이타를 생성하고, 이 생성된 연장 데이타를 상기 제1 데이타와 상기 반전된 데이타 사이에 삽입 부가하는 연장 데이타 부가 수단을 구비한다.

또한 바람직한 상태에 따르면, 상기 연장 데이타 부가 수단은 상기 제1 데이타 중 상기 반도체 디바이스의 중심선에 대응하는 프로세스 시뮬레이션 데이타를 그대로 시뮬레이션 방향에 원하는 길이만큼 연장하여 상기 연장 데이타를 생성한다.

또한 바람직한 상태에 따르면, 상기 제1 데이타 중 상기 반도체 디바이스 중심선에 대응하는 프로세스 시뮬레이션 데이타를 그대로 시뮬레이션 방향으로 원하는 길이만큼 연장하여 상기 연장 데이타를 생성하고, 이 생성된 연장 데이타를 상기 제1 데이타에 부가하는 연장 데이타 부가 수단을 구비하고, 상기 미러 반전 처리 수단은, 상기 연장 데이타를 부가한 제1 데이타에 대하여 상기 연장 데이타의 종단을 중심선으로 하여 선대칭으로 접어 반대쪽으로 꺾음으로써 상기 제2 데이타를 생성한다.

또한, 바람직한 형태에 따르면, 상기 제1 데이타인 시뮬레이션 데이타를 상기 중심선으로부터 원하는 길이분만큼 절취하는 데이타 절취 수단을 구비하고, 상기 미러 반전 처리수단은, 원하는 길이만큼 절취된 상기 제1 데이타와 상기 반전 데이타를 접속하여 상기 제2 데이타를 생성한다.

또한, 바람직한 형태에 따르면, 상기 제1 데이타인 시뮬레이션 데이타를 상기 중심선으로부터 원하는 길이분만큼 절취하는 데이타 절취 수단을 구비하고, 상기 미러 반전 처리 수단은, 원하는 길이만큼 절취된 상기 제1 데이타에 대하여 절취 부분을 중심선으로 하여 선대칭으로 접어 반대쪽으로 꺾음으로써 상기 제2 데이타를 생성한다.

상기 목적을 달성하는 본 발명은, 반도체 디바이스에 대하여 프로세스 시뮬레이션과 디바이스 시뮬레이션을 통합하여 행하는 프로세스 디바이스 합체 시뮬레이션을 컴퓨터에 의해 실행하는 시뮬레이션 방법이고, 시뮬레이션 방향으로 직행하는 중심선에 대하여 선대칭을 이루는 형상과 구조를 갖는 반도체 디바이스의 상기 중심선을 기준으로 2개로 분리되는 영역의 한쪽 영역에 대해서만 프로세스 시뮬레이션을 행하여, 제1 시뮬레이션 데이타를 생성하는 스텝과, 상기 반도체 디바이스의 구조 데이타에 기초하여, 상기 제1 데이타를 상기 반도체 디바이스의 중심선을 기준으로 선대칭으로 반전시키고, 상기 제1 데이타에 반전된 데이타를 접속하여 상기 반도체 디바이스의 전 영역에 대한 프로세스 시뮬레이션 데이타와 등가인 제2 데이타를 생성하는 스텝과, 소정의 해석 조건에 기초하여, 상기 제2 데이타에 대한 디바이스 시뮬레이션을 행하는 스텝을 구비한다.

바람직한 형태에 따르면, 상기 미러 반전 처리는 데이타 처리용의 메모리 영역에 상기 제1 데이타를 복사하고, 또한 복사된 제1 데이타를 반전시켜 상기 제2 데이타를 생성한다.

다른 바람직한 형태에 따르면, 상기 제1 데이타인 시뮬레이션 데이타를 연장하여 원하는 길이분의 연장 데이타를 생성하고, 이 생성된 연장 데이타를 상기 제1 데이타와 상기 반전된 데이타 사이에 삽입 부가하는 스텝을 구비한다.

Claims

하기의 구성을 구비하는 반도체 디바이스의 프로세스 설계 및 디바이스 설계를 통합한 프로세스 디바이스합체 시뮬레이션 시스템에 있어서, 시뮬레이션 방향으로 직행하는 중심선에 대하여 선대칭을 이루는 형상과 구조를 갖는 반도체 디바이스에서, 상기 중심선을 기준으로 2개로 분리되는 영역의 한쪽 영역에 대하여, 프로세스·마스크 데이타를 이용하여 프로세스 시뮬레이션을 실행하여 제1 시뮬레이션 데이타를 생성하는 프로세스 시뮬레이터와, 상기 반도체 디바이스의 구조 데이타에 기초하여, 상기 제 1데이타를 상기 반도체 디바이스의 중심선을 기준으로 선대칭으로 반전시키는 미러반전 처리를 행하고, 상기 제1 데이타와 상기 미러 반전된 데이타를 접속하여, 상기 반도체 디바이스의 모든 영역에 대한프로세스 시뮬레이션 데이타와 등가인 제2 데이타를 생성하는 미러 반전 처리 수단과, 소정의 해석 조건에 기초하여, 제2 데이타에 대한 디바이스 시뮬레이션을 행하는 디바이스 시뮬레이터를 구비하는 것을 특징으로 하는 프로세스 디바이스 합체 시뮬레이션 시스템.
제1항에 있어서, 상기 미러 반전 처리 수단은, 데이타 처리용의 영역에 상기 제1 데이타를 복사하고, 또한 복사된 상기 제1 데이타의 순서를 교체함으로서 반전 처리를 행하고, 이 반전된 데이타를 상기 중심선의 부분에서 상기 제1 데이타에 결합시킴으로써 상기 제2 데이타를 생성하는 것을 특징으로 하는 프로세스 디바이스 합체 시뮬레이션 시스템.
제1항에 있어서, 상기 제1 데이타인 시뮬레이션 데이타를 연장하여 원하는 길이의 연장 데이타를 생성하고, 이 생성된 연장 데이타를 상기 제1 데이타와 상기 반전된 데이타 사이에 삽입 부가하는 연장 데이타 부가 수단을 구비하는 것을 특징으로 하는 프로세스 디바이스 합체 시뮬레이션 시스템.
제3항에 있어서, 상기 연장 데이타 부가 수단은, 상기 제1 데이타 중 상기 반도체 디바이스의 중심선에 대응하는 프로세스 시뮬레이션 데이타를 그대로 시뮬레이션 방향으로 원하는 길이만큼 연장하여 상기 연장 데이타를 생성하는 것을 특징으로 하는 프로세스 디바이스 합체 시뮬레이션 시스템.
제1항에 있어서, 상기 제1 데이타 중 상기 반도체 디바이스의 중심선에 대응하는 프로세스 시뮬레이션 데이타를 그대로 시뮬레이션 방향으로 원하는 길이만큼 연장하여 상기 연장 데이타를 생성하고, 이 생성된 연장 데이타를 상기 제1 데이타에 부가하는 연장 데이타 부가 수단을 구비하고, 상기 미러 반전 처리 수단은, 상기 연장 데이타를 부가한 제1 데이타에 대하여, 상기 연장 데이타의 종단을 중심선으로 하여 선대칭으로 접어 반대쪽으로 꺾음으로써 상기 제2 데이타를 생성하는 것을 특징으로 하는 프로세스 디바이스 합체 시뮬레이션 시스템.
제1항에 있어서, 상기 제1 데이타인 시뮬레이션 데이타를 상기 중심선으로부터 원하는 길이만큼 절취하는 데이타 절취 수단을 구비하고, 상기 미러 반전 처리 수단은, 원하는 길이만큼 절취된 상기 제1 데이타와 상기 반전 데이타를 접속하여 상기 제2 데이타를 생성하는 것을 특징으로 하는 프로세스 디바이스 합체 시뮬레이션 시스템.
제1항에 있어서, 상기 제1 데이타인 시뮬레이션 데이타를 상기 중심선으로부터 원하는 길이만큼 절취하는 절취 수단을 구비하고, 상기 미러 반전 처리 수단은, 원하는 길이만큼 절취된 상기 제1 데이타에 대하여, 절취 부분을 중심선으로 하여 선대칭으로 접어 반대쪽으로 꺾음으로써 상기 제2 데이타를 생성하는 것을 특징으로 하는 프로세스 디바이스 합체 시뮬레이션 시스템.
반도체 디바이스에 대하여 프로세스 시뮬레이션과 디바이스 시뮬레이션을 통합하여 행하는 프로세스 디바이스 합체 시뮬레이션을 컴퓨터에 의해 실행하는 시뮬레이션 방법에 있어서, 시뮬레이션 방향으로 직행하는 중심선에 대하여 선대칭을 이루는 형상과 구조를 갖는 반도체 디바이스의 상기 중심선을 기준으로 2개로 분리되는 영역의 한쪽 영역에 대해서만 프로세스 시뮬레이션을 행하여, 제1 시뮬레이션 데이타를 생성하는 단계와, 상기 반도체 디바이스의 구조 데이타에 기초하여, 상기 제1 데이타를 상기 반도체 디바이스의 중심선을 기준으로 선대칭으로 반전시키고, 반전된 데이타를 상기 제1 데이타에 접속하여 상기 반도체 디바이스의 모든 영역에 대한 프로세스 시뮬레이션 데이타와 등가인 제2 데이타를 생성하는 단계와, 소정의해석 조건에 기초하여, 상기 제2 데이타에 대한 디바이스 시뮬레이션을 행하는 단계를 구비하는 것을 특징으로 하는 시뮬레이션 방법.
제8항에 있어서, 상기 미러 반전 처리는, 데이타 처리용의 메모리 영역에 상기 제1 데이타를 복사하고, 또한 복사된 제1 데이타를 반전시켜 상기 제2 데이타를 생성하는 것을 특징으로 하는 시뮬레이션 방법.
제8항에 있어서, 상기 제1 데이타인 시뮬레이션 데이타를 연장하여 원하는 길이의 연장 데이타를 생성하고, 이 생성된 연장 데이타를 상기 제1 데이타와 상기 반전된 데이타 사이에 삽입 부가하는 단계를 구비하는 것을 특징으로 하는 시뮬레이션 방법.
제10항에 있어서, 상기 연장 데이타 부가의 단계는, 상기 제1 데이타 중 상기 반도체 디바이스의 중심선에 대응하는 프로세스 시뮬레이션 데이타를 그대로 시뮬레이션 방향으로 원하는 길이만큼 연장하여 상기 연장 데이타를 생성하는 것을 특징으로 하는 시뮬레이션 방법.
제8항에 있어서, 상기 제1 데이타 중 상기 반도체 디바이스의 중심선에 대응하는 프로세스 시뮬레이션 데이타를 그대로 시뮬레이션 방향으로 원하는 길이만큼 연장하여 상기 연장 데이타를 생성하고, 이 생성된 연장 데이타를 상기 제1 데이타에 부가하는 단계를 구비하고, 상기 미러 반전 처리 단계에서는, 상기 연장 데이타를 부가한 제1 데이타에 대하여, 상기 연장 데이타의 종단을 중심선으로 하여 선대칭으로 접어 반대쪽으로 꺾음으로써 상기 제2 데이타를 생성하는 것을 특징으로 하는 시뮬레이션 방법.
제8항에 있어서, 상기 제1 데이타인 시뮬레이션 데이타를 상기 중심선으로부터 원하는 길이만큼 절취하는 단계를 구비하고, 상기 미러 반전 처리 단계에서는, 원하는 길이만큼 절취된 상기 제1 데이타와 상기 반전된 데이타를 접속하여 상기 제2 데이타를 생성하는 것을 특징으로 하는 시뮬레이션 방법.
제8항에 있어서, 상기 제1 데이타인 시뮬레이션 데이타를 상기 중심선으로부터 원하는 길이만큼 절취하는 단계를 구비하고, 상기 미러 반전 처리 단계에서는, 원하는 길이만큼 절취된 상기 제1 데이타에 대하여, 절취 부분을 중심선으로 하여 선대칭으로 접어 반대쪽으로 꺾음으로써 상기 제2 데이타를 생성하는 것을 특징으로 하는 시뮬레이션 방법.