JPH06274570A - 回路分割方式 - Google Patents
回路分割方式Info
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- JPH06274570A JPH06274570A JP5060159A JP6015993A JPH06274570A JP H06274570 A JPH06274570 A JP H06274570A JP 5060159 A JP5060159 A JP 5060159A JP 6015993 A JP6015993 A JP 6015993A JP H06274570 A JPH06274570 A JP H06274570A
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Abstract
(57)【要約】
【目的】 ＬＳＩ等の半導体集積回路の設計支援に使用
される回路分割方式に関し、回路の機能的な構成を考慮
に入れて回路分割することにより、分割ブロックに含ま
れる端子数や回路要素数が均等で、各分割ブロック間の
接続ネット数の少ない回路分割を実現し、結果として並
列回路シミュレーションの効率化を図り得る回路分割方
式を提供することを目的とする。 【構成】 対象となる回路を部分回路に分割する第１ス
テップＳ１１と、対象回路を、部分回路をノードnode、
部分回路間の接続関係をエッジedgeとするグラフgraph
構造で表現する第２ステップＳ１２と、対象回路をグラ
フ構造を用いて、部分回路を集合要素とするｎ個（ｎは
任意の正整数）の分割ブロックに分割する第３ステップ
Ｓ２とを有して構成する。
される回路分割方式に関し、回路の機能的な構成を考慮
に入れて回路分割することにより、分割ブロックに含ま
れる端子数や回路要素数が均等で、各分割ブロック間の
接続ネット数の少ない回路分割を実現し、結果として並
列回路シミュレーションの効率化を図り得る回路分割方
式を提供することを目的とする。 【構成】 対象となる回路を部分回路に分割する第１ス
テップＳ１１と、対象回路を、部分回路をノードnode、
部分回路間の接続関係をエッジedgeとするグラフgraph
構造で表現する第２ステップＳ１２と、対象回路をグラ
フ構造を用いて、部分回路を集合要素とするｎ個（ｎは
任意の正整数）の分割ブロックに分割する第３ステップ
Ｓ２とを有して構成する。
Description
【０００１】
【産業上の利用分野】本発明はＬＳＩ等の半導体集積回
路の設計支援に使用される回路分割方式に係り、特に、
回路の機能的な構成を考慮に入れて回路分割することに
より、分割ブロックに含まれる端子数や回路要素数が均
等で、各分割ブロック間の接続ネット数の少ない回路分
割を実現し、結果として並列回路シミュレーションの効
率化を図り得る回路分割方式回路分割方式に関する。
路の設計支援に使用される回路分割方式に係り、特に、
回路の機能的な構成を考慮に入れて回路分割することに
より、分割ブロックに含まれる端子数や回路要素数が均
等で、各分割ブロック間の接続ネット数の少ない回路分
割を実現し、結果として並列回路シミュレーションの効
率化を図り得る回路分割方式回路分割方式に関する。
【０００２】ＬＳＩの集積度が高まるにつれ、回路シミ
ュレーションで扱う回路が大規模化し、シミュレーショ
ンに時間がかかるようになってきていることが問題視さ
れている。回路シミュレーションを高速化するための技
術として並列回路シミュレーションがあるが、これを効
率良く行うためには適切な回路分割技術が必須である。
ュレーションで扱う回路が大規模化し、シミュレーショ
ンに時間がかかるようになってきていることが問題視さ
れている。回路シミュレーションを高速化するための技
術として並列回路シミュレーションがあるが、これを効
率良く行うためには適切な回路分割技術が必須である。
【０００３】
【従来の技術】回路シミュレーションを並列に処理する
時には、回路をその並列度数に応じて分割ブロックに分
割する。この時、並列処理を効率良く行うためには、そ
れぞれの分割ブロックについて、該分割ブロック内に含
まれる端子やトランジスタ等の回路要素（素子）の数が
均等で、分割ブロック間の接続関係（依存関係）が少な
いことが望ましい。
時には、回路をその並列度数に応じて分割ブロックに分
割する。この時、並列処理を効率良く行うためには、そ
れぞれの分割ブロックについて、該分割ブロック内に含
まれる端子やトランジスタ等の回路要素（素子）の数が
均等で、分割ブロック間の接続関係（依存関係）が少な
いことが望ましい。
【０００４】従来の回路分割方式においては、上記各分
割ブロックにおける端子やトランジスタ等の回路要素
数、及び分割ブロック間にまたがる接続ネット数を、結
果として得られる回路分割の評価関数として、対象回路
を分割ブロックに分割する手法を採っていた。
割ブロックにおける端子やトランジスタ等の回路要素
数、及び分割ブロック間にまたがる接続ネット数を、結
果として得られる回路分割の評価関数として、対象回路
を分割ブロックに分割する手法を採っていた。
【０００５】しかしながら、元来これら２つの評価関数
は相反するものであり、２つの評価関数の重みの配分が
難しく、更に、対象回路の機能的な構成を考慮していな
いために、適切な回路分割結果が得られなかった。
は相反するものであり、２つの評価関数の重みの配分が
難しく、更に、対象回路の機能的な構成を考慮していな
いために、適切な回路分割結果が得られなかった。
【０００６】
【発明が解決しようとする課題】以上のように、従来の
回路分割方式では、各分割ブロックにおける端子やトラ
ンジスタ等の回路要素数、及び分割ブロック間にまたが
る接続ネット数を評価関数としており、これら２つの評
価関数の重みの配分が難しく、更に、対象回路の機能的
な構成を考慮していないために、適切な回路分割結果が
得られないという問題があった。
回路分割方式では、各分割ブロックにおける端子やトラ
ンジスタ等の回路要素数、及び分割ブロック間にまたが
る接続ネット数を評価関数としており、これら２つの評
価関数の重みの配分が難しく、更に、対象回路の機能的
な構成を考慮していないために、適切な回路分割結果が
得られないという問題があった。
【０００７】本発明は、上記問題点を解決するもので、
回路の機能的な構成を考慮に入れて回路分割することに
より、分割ブロックに含まれる端子数や回路要素数が均
等で、各分割ブロック間の接続ネット数の少ない回路分
割を実現し、結果として並列回路シミュレーションの効
率化を図り得る回路分割方式を提供することを目的とす
る。
回路の機能的な構成を考慮に入れて回路分割することに
より、分割ブロックに含まれる端子数や回路要素数が均
等で、各分割ブロック間の接続ネット数の少ない回路分
割を実現し、結果として並列回路シミュレーションの効
率化を図り得る回路分割方式を提供することを目的とす
る。
【０００８】
【課題を解決するための手段】図１、図２、及び図３は
本発明の原理説明図である。上記課題を解決するため
に、本発明の第１の特徴の回路分割方式は、図１に示す
如く、対象となる回路を部分回路に分割する第１ステッ
プＳ１１と、前記対象回路を、前記部分回路をノード
（node）、前記部分回路間の接続関係をエッジ（edge）
とするグラフ（graph ）構造で表現する第２ステップＳ
１２と、前記対象回路を前記グラフ構造を用いて、前記
部分回路を集合要素とするｎ個（ｎは任意の正整数）の
分割ブロックに分割する第３ステップＳ２とを有して構
成する。
本発明の原理説明図である。上記課題を解決するため
に、本発明の第１の特徴の回路分割方式は、図１に示す
如く、対象となる回路を部分回路に分割する第１ステッ
プＳ１１と、前記対象回路を、前記部分回路をノード
（node）、前記部分回路間の接続関係をエッジ（edge）
とするグラフ（graph ）構造で表現する第２ステップＳ
１２と、前記対象回路を前記グラフ構造を用いて、前記
部分回路を集合要素とするｎ個（ｎは任意の正整数）の
分割ブロックに分割する第３ステップＳ２とを有して構
成する。
【０００９】また、本発明の第２の特徴の回路分割方式
は、図１に示す如く、対象となる回路を部分回路に分割
する第１ステップＳ１１と、前記対象回路を、前記部分
回路をノード（node）、前記部分回路間の接続関係をエ
ッジ（edge）とし、当該対象回路の入力端子を含む部分
回路との間にエッジを持つ根（root）を付加した根付き
木（rooted tree ）構造で表現する第２ステップＳ１２
と、前記対象回路を前記根付き木構造を用いて、前記部
分回路を集合要素とするｎ個（ｎは任意の正整数）の分
割ブロックに分割する第３ステップＳ２とを有して構成
する。
は、図１に示す如く、対象となる回路を部分回路に分割
する第１ステップＳ１１と、前記対象回路を、前記部分
回路をノード（node）、前記部分回路間の接続関係をエ
ッジ（edge）とし、当該対象回路の入力端子を含む部分
回路との間にエッジを持つ根（root）を付加した根付き
木（rooted tree ）構造で表現する第２ステップＳ１２
と、前記対象回路を前記根付き木構造を用いて、前記部
分回路を集合要素とするｎ個（ｎは任意の正整数）の分
割ブロックに分割する第３ステップＳ２とを有して構成
する。
【００１０】また、本発明の第３の特徴の回路分割方式
は、図２に示す如く、対象となる回路を、当該回路を構
成する回路素子の信号の流れを考慮して、部分回路に分
割する第１ステップＳ１１’と、前記対象回路を、前記
部分回路をノード（node）、前記部分回路間の接続関係
をエッジ（edge）とするグラフ（graph ）構造で表現す
る第２ステップＳ１２と、前記対象回路を前記グラフ構
造を用いて、該グラフ構造上の任意の１つのノードから
全ノードを探索していくことにより、前記部分回路を集
合要素とするｎ個（ｎは任意の正整数）の分割ブロック
に分割する第３ステップＳ２１とを有して構成する。
は、図２に示す如く、対象となる回路を、当該回路を構
成する回路素子の信号の流れを考慮して、部分回路に分
割する第１ステップＳ１１’と、前記対象回路を、前記
部分回路をノード（node）、前記部分回路間の接続関係
をエッジ（edge）とするグラフ（graph ）構造で表現す
る第２ステップＳ１２と、前記対象回路を前記グラフ構
造を用いて、該グラフ構造上の任意の１つのノードから
全ノードを探索していくことにより、前記部分回路を集
合要素とするｎ個（ｎは任意の正整数）の分割ブロック
に分割する第３ステップＳ２１とを有して構成する。
【００１１】また、本発明の第４の特徴の回路分割方式
は、図２に示す如く、対象となる回路を、当該回路を構
成する回路素子の信号の流れを考慮して、部分回路に分
割する第１ステップＳ１１’と、前記対象回路を、前記
部分回路をノード（node）、前記部分回路間の接続関係
をエッジ（edge）とし、当該対象回路の入力端子を含む
部分回路との間にエッジを持つ根（root）を付加した根
付き木（rooted tree）構造で表現する第２ステップＳ
１２と、前記対象回路を前記根付き木構造を用いて、該
根付き木構造上の任意の１つのノードから全ノードを探
索していくことにより、前記部分回路を集合要素とする
ｎ個（ｎは任意の正整数）の分割ブロックに分割する第
３ステップＳ２１とを有して構成する。
は、図２に示す如く、対象となる回路を、当該回路を構
成する回路素子の信号の流れを考慮して、部分回路に分
割する第１ステップＳ１１’と、前記対象回路を、前記
部分回路をノード（node）、前記部分回路間の接続関係
をエッジ（edge）とし、当該対象回路の入力端子を含む
部分回路との間にエッジを持つ根（root）を付加した根
付き木（rooted tree）構造で表現する第２ステップＳ
１２と、前記対象回路を前記根付き木構造を用いて、該
根付き木構造上の任意の１つのノードから全ノードを探
索していくことにより、前記部分回路を集合要素とする
ｎ個（ｎは任意の正整数）の分割ブロックに分割する第
３ステップＳ２１とを有して構成する。
【００１２】また、本発明の第５の特徴の回路分割方式
は、請求項１、２、３、または４に記載の回路分割方式
において、図３に示す如く、前記第３ステップＳ２また
はＳ２１は、制御可能な条件の下で行われる。
は、請求項１、２、３、または４に記載の回路分割方式
において、図３に示す如く、前記第３ステップＳ２また
はＳ２１は、制御可能な条件の下で行われる。
【００１３】
【作用】本発明の第１及び第２の特徴の回路分割方式で
は、図１に示す如く、大きく回路の構成を調べるステッ
プＳ１と、回路を分割するステップＳ２の２つのステッ
プを備えている。また、回路の構成を調べるステップＳ
１は、回路をある基準を用いて部分回路に分割するステ
ップＳ１１と、回路の構成を部分回路を用いたグラフ構
造または木構造で表現するステップＳ１２から成る。
は、図１に示す如く、大きく回路の構成を調べるステッ
プＳ１と、回路を分割するステップＳ２の２つのステッ
プを備えている。また、回路の構成を調べるステップＳ
１は、回路をある基準を用いて部分回路に分割するステ
ップＳ１１と、回路の構成を部分回路を用いたグラフ構
造または木構造で表現するステップＳ１２から成る。
【００１４】このように、先ず回路を小さな単位の部分
回路に分割して、次に該部分回路による回路の構造表
現、即ちグラフ構造、または根付き木構造に基づいて回
路分割することにより、回路構造の近い関係にある部分
回路同士を同じ分割ブロック内に納めるので各分割ブロ
ック間の接続ネット数を少なくでき、また分割ブロック
に含まれる端子数や回路要素数を均等化する制御が容易
に実現でき、結果として、並列回路シミュレーションの
効率化を図ることが可能となる。
回路に分割して、次に該部分回路による回路の構造表
現、即ちグラフ構造、または根付き木構造に基づいて回
路分割することにより、回路構造の近い関係にある部分
回路同士を同じ分割ブロック内に納めるので各分割ブロ
ック間の接続ネット数を少なくでき、また分割ブロック
に含まれる端子数や回路要素数を均等化する制御が容易
に実現でき、結果として、並列回路シミュレーションの
効率化を図ることが可能となる。
【００１５】また、本発明の第３及び第４の特徴の回路
分割方式では、図２に示す如く、回路の構成を調べるス
テップＳ１として、回路を構成する回路素子の信号の流
れを考慮して、部分回路に分割する第１ステップＳ１
１’と、対象回路を部分回路を用いたグラフ構造または
根付き木構造で表現する第２ステップＳ１２とを含み、
また、回路を分割するステップＳ２を、グラフ構造また
は根付き木構造上の任意の１つのノードから全ノードを
探索していくことにより、部分回路を集合要素とするｎ
個（ｎは任意の正整数）の分割ブロックに分割する第３
ステップＳ２１により実現している。
分割方式では、図２に示す如く、回路の構成を調べるス
テップＳ１として、回路を構成する回路素子の信号の流
れを考慮して、部分回路に分割する第１ステップＳ１
１’と、対象回路を部分回路を用いたグラフ構造または
根付き木構造で表現する第２ステップＳ１２とを含み、
また、回路を分割するステップＳ２を、グラフ構造また
は根付き木構造上の任意の１つのノードから全ノードを
探索していくことにより、部分回路を集合要素とするｎ
個（ｎは任意の正整数）の分割ブロックに分割する第３
ステップＳ２１により実現している。
【００１６】即ち、第３及び第４の特徴の回路分割方式
は、第１及び第２の特徴の回路分割方式において、分割
ブロック間の相互関係をより少ないものとするために、
信号の流れを考慮に入れて行うものであり、更に効率的
な回路分割を実現できる。
は、第１及び第２の特徴の回路分割方式において、分割
ブロック間の相互関係をより少ないものとするために、
信号の流れを考慮に入れて行うものであり、更に効率的
な回路分割を実現できる。
【００１７】更に、本発明の第５の特徴の回路分割方式
では、図３に示す如く、回路を分割するステップＳ２ま
たはＳ２１において、分割を制御可能な種々の条件の下
で行うようにしている。つまり、グラフ構造または根付
き木構造上の部分回路を所定の１つのノードから探索し
（ステップＳ２２）、所与の分割条件により部分回路を
分割ブロックにふるい分ける（ステップＳ２３）という
処理を全ての部分回路について行う（ステップＳ２
４）。
では、図３に示す如く、回路を分割するステップＳ２ま
たはＳ２１において、分割を制御可能な種々の条件の下
で行うようにしている。つまり、グラフ構造または根付
き木構造上の部分回路を所定の１つのノードから探索し
（ステップＳ２２）、所与の分割条件により部分回路を
分割ブロックにふるい分ける（ステップＳ２３）という
処理を全ての部分回路について行う（ステップＳ２
４）。
【００１８】尚、与える分割条件としては、例えば(1)
トランジスタの個数の平均化、(2)分割ブロックに含ま
れる端子数の平均化、(3) 分割ブロック間を接続する端
子（外部端子）の個数の最小化、(4) (1) ，(2) ，及び
(3) の組み合わせ等の方法がある。これにより、上述の
効果と同様の効果を実現できる。
トランジスタの個数の平均化、(2)分割ブロックに含ま
れる端子数の平均化、(3) 分割ブロック間を接続する端
子（外部端子）の個数の最小化、(4) (1) ，(2) ，及び
(3) の組み合わせ等の方法がある。これにより、上述の
効果と同様の効果を実現できる。
【００１９】
【実施例】本発明に係る実施例を説明する前に、使用す
る語句の定義を行う。 ［定義１］ 端子の種類 １．入力強度端子とは、電源としてモデル化される端
子、及び対象回路の外部から信号を与える端子である。
例えば、電源端子、グランド端子、クロック信号入力端
子等がある。
る語句の定義を行う。 ［定義１］ 端子の種類 １．入力強度端子とは、電源としてモデル化される端
子、及び対象回路の外部から信号を与える端子である。
例えば、電源端子、グランド端子、クロック信号入力端
子等がある。
【００２０】２．ノーマル端子とは、入力強度端子以外
の端子である。 ３．外部端子とは、対象回路を部分回路に分割した時の
ノーマル端子であり、他の部分回路へのトランジスタの
ゲート端子または出力端子、或いはグランド端子以外の
入力強度端子のことである。 ［定義２］ 部分回路の種類 対象回路を入力強度端子及びトランジスタのゲート端子
で分割した時の部分回路の種類 １．ブロックとは、入力強度端子及びトランジスタのゲ
ート端子で分割した時のトランジスタのドレイン端子及
びソース端子によって接続している部分回路のことであ
る。
の端子である。 ３．外部端子とは、対象回路を部分回路に分割した時の
ノーマル端子であり、他の部分回路へのトランジスタの
ゲート端子または出力端子、或いはグランド端子以外の
入力強度端子のことである。 ［定義２］ 部分回路の種類 対象回路を入力強度端子及びトランジスタのゲート端子
で分割した時の部分回路の種類 １．ブロックとは、入力強度端子及びトランジスタのゲ
ート端子で分割した時のトランジスタのドレイン端子及
びソース端子によって接続している部分回路のことであ
る。
【００２１】２．ソースブロックとは、グランド端子で
ない入力強度端子のみで構成される部分回路のことであ
る。 ［定義３］ 部分回路の入出力端子 １．ブロックの入力端子は、部分回路内のトランジスタ
のゲート端子であって同じ部分回路内に無い端子、また
は電源端子及びグランド端子を除く入力強度端子であっ
てドレイン端子及びソース端子である。
ない入力強度端子のみで構成される部分回路のことであ
る。 ［定義３］ 部分回路の入出力端子 １．ブロックの入力端子は、部分回路内のトランジスタ
のゲート端子であって同じ部分回路内に無い端子、また
は電源端子及びグランド端子を除く入力強度端子であっ
てドレイン端子及びソース端子である。
【００２２】２．ブロックの出力端子は、外部端子であ
る。 ３．ソースブロックの入力端子は根付き木構造における
根であるが、存在しないものと見做す。
る。 ３．ソースブロックの入力端子は根付き木構造における
根であるが、存在しないものと見做す。
【００２３】４．ソースブロックの出力端子は、ソース
ブロックに含まれている入力強度端子である。 次に、本発明に係る実施例を図面に基づいて説明する。
ブロックに含まれている入力強度端子である。 次に、本発明に係る実施例を図面に基づいて説明する。
【００２４】図４は本発明の一実施例に係る回路分割方
式のフローチャートである。先ず、ステップＳ１１１に
おいて、対象回路を入力強度端子とトランジスタのゲー
ト端子で切り離す。例えば図６（１）に示す回路例にお
いて、破線による線引きを行うものである。次に、切り
離された回路の１つ１つを部分回路として認識する（ス
テップＳ１１２）。図６（１）の例では、これによりブ
ロックＢ１，Ｂ２，Ｂ３，及びＢ４と、ソースブロック
ＳＲＣ１の各部分回路が得られる。
式のフローチャートである。先ず、ステップＳ１１１に
おいて、対象回路を入力強度端子とトランジスタのゲー
ト端子で切り離す。例えば図６（１）に示す回路例にお
いて、破線による線引きを行うものである。次に、切り
離された回路の１つ１つを部分回路として認識する（ス
テップＳ１１２）。図６（１）の例では、これによりブ
ロックＢ１，Ｂ２，Ｂ３，及びＢ４と、ソースブロック
ＳＲＣ１の各部分回路が得られる。
【００２５】次に、各部分回路の種類からその入出力端
子を求め、部分回路間の接続関係を定め、この部分回路
をノード（node）とし、部分回路間の接続関係をエッジ
（edge）とするグラフ（graph ）構造を生成する（ステ
ップＳ１２１）。この時、部分回路間の接続関係を表す
エッジは、ある部分回路の出力端子から別の部分回路の
入力端子への信号線を表す場合、その方向を矢印で示し
ており、従ってこのグラフ構造は有向グラフである。
子を求め、部分回路間の接続関係を定め、この部分回路
をノード（node）とし、部分回路間の接続関係をエッジ
（edge）とするグラフ（graph ）構造を生成する（ステ
ップＳ１２１）。この時、部分回路間の接続関係を表す
エッジは、ある部分回路の出力端子から別の部分回路の
入力端子への信号線を表す場合、その方向を矢印で示し
ており、従ってこのグラフ構造は有向グラフである。
【００２６】生成された有向グラフ構造において、ある
ノードからエッジの矢印を辿って行った場合に元のノー
ドに戻る、いわゆるループを構成するノード群について
は、それらを１つのノード（部分回路）として扱う。例
えば、図７におけるブロックＢ４８及びＢ４９はループ
を構成しているので、１つのブロックＬ１として扱われ
ることとなる。
ノードからエッジの矢印を辿って行った場合に元のノー
ドに戻る、いわゆるループを構成するノード群について
は、それらを１つのノード（部分回路）として扱う。例
えば、図７におけるブロックＢ４８及びＢ４９はループ
を構成しているので、１つのブロックＬ１として扱われ
ることとなる。
【００２７】更に、対象回路の入力端子を含む部分回路
との間にエッジを持つ根（root）を付加した根付き木
（rooted tree ）構造で表現する（ステップＳ１２
２）。つまり、根rootは、ソースブロックに含まれる入
力強度端子を出力端子として持つブロックである。図６
（１）の回路例に対して生成される根付き木構造は、図
６（２）に示す如くなる。
との間にエッジを持つ根（root）を付加した根付き木
（rooted tree ）構造で表現する（ステップＳ１２
２）。つまり、根rootは、ソースブロックに含まれる入
力強度端子を出力端子として持つブロックである。図６
（１）の回路例に対して生成される根付き木構造は、図
６（２）に示す如くなる。
【００２８】次に、この根付き木構造を利用して所定の
分割個数ｎ（ｎは任意の正整数）に回路を分割する（ス
テップＳ２）。詳細な処理フローを図５に示す。根付き
木構造を根（ブロックroot）から辿り、分割個数ｎに回
路を分割した時の分割ブロックに含まれるトランジスタ
の個数ｍ（ズテップＳ２０１）を基に、根付き木構造を
分断して、分割ブロックを作る（ステップＳ２０２〜Ｓ
２０９）。
分割個数ｎ（ｎは任意の正整数）に回路を分割する（ス
テップＳ２）。詳細な処理フローを図５に示す。根付き
木構造を根（ブロックroot）から辿り、分割個数ｎに回
路を分割した時の分割ブロックに含まれるトランジスタ
の個数ｍ（ズテップＳ２０１）を基に、根付き木構造を
分断して、分割ブロックを作る（ステップＳ２０２〜Ｓ
２０９）。
【００２９】図７に、根付き木構造を分割ブロックに分
割した一例を示す。この例では、回路を９分割してい
る。根付き木構造から分割ブロックを作る時の他の探索
方法としては、(1) 根付き木構造の葉（leaf）の方か
ら、深さ優先または広さ優先探索を行う、(2) 一度深さ
を確かめてから、深い方優先または浅い方優先縦型探索
を行う、(3) 一度広さを確かめてから、広い方優先また
は狭い方優先縦型探索を行う、等がある。
割した一例を示す。この例では、回路を９分割してい
る。根付き木構造から分割ブロックを作る時の他の探索
方法としては、(1) 根付き木構造の葉（leaf）の方か
ら、深さ優先または広さ優先探索を行う、(2) 一度深さ
を確かめてから、深い方優先または浅い方優先縦型探索
を行う、(3) 一度広さを確かめてから、広い方優先また
は狭い方優先縦型探索を行う、等がある。
【００３０】また分割の条件としては、図５の処理フロ
ーでは、トランジスタの個数の平均化を用いたが、他の
方法としては以下の方法がある。 (1) 分割ブロックに含まれる端子数を平均化する。
ーでは、トランジスタの個数の平均化を用いたが、他の
方法としては以下の方法がある。 (1) 分割ブロックに含まれる端子数を平均化する。
【００３１】この場合、分割ブロック間を接続する端子
は、何れのブロックにも含まれないので、この個数を予
め計算し、これを基に、各分割ブロック内に含まれる端
子数を計算した結果を用いて分割する。 (2) 分割ブロック間を接続する端子（外部端子）の個数
を最小化する。
は、何れのブロックにも含まれないので、この個数を予
め計算し、これを基に、各分割ブロック内に含まれる端
子数を計算した結果を用いて分割する。 (2) 分割ブロック間を接続する端子（外部端子）の個数
を最小化する。
【００３２】分割途中で、外部端子の個数が増えない方
向についての探索の優先順位を高くする等の方法を採
る。 (3) 分割ブロックに含まれるトランジスタ数を平均化
し、分割ブロック間を接続する端子（外部端子）の個数
を最小化する。
向についての探索の優先順位を高くする等の方法を採
る。 (3) 分割ブロックに含まれるトランジスタ数を平均化
し、分割ブロック間を接続する端子（外部端子）の個数
を最小化する。
【００３３】例えば、分割途中で、外部端子の個数が増
えない方向についての探索の優先順位を高くし、トラン
ジスタ数が分割ブロックの平均トランジスタ数＋α（所
定の整数）を越えないようにする（図５のズテップＳ２
０５）。 (4) 分割ブロックに含まれるブロックの個数を平均化す
る。
えない方向についての探索の優先順位を高くし、トラン
ジスタ数が分割ブロックの平均トランジスタ数＋α（所
定の整数）を越えないようにする（図５のズテップＳ２
０５）。 (4) 分割ブロックに含まれるブロックの個数を平均化す
る。
【００３４】更に、本実施例では、部分回路への分割例
として、トランジスタのゲート端子で回路を切り離す方
法を示したが、それだけでは部分回路が非常に大きくな
る場合もあるため、上記の分割条件の内、トランジスタ
数や端子数を分割ブロック毎に平均化するという分割条
件を満たすことができなくなる場合が生じる。
として、トランジスタのゲート端子で回路を切り離す方
法を示したが、それだけでは部分回路が非常に大きくな
る場合もあるため、上記の分割条件の内、トランジスタ
数や端子数を分割ブロック毎に平均化するという分割条
件を満たすことができなくなる場合が生じる。
【００３５】そこで、更に部分回路を分割する必要が生
じるが、その場合の方法として、以下に示すような方法
が考えられる。 (1) トランジスタのゲート端子とドレイン端子またはソ
ース端子間を接続する回路素子がある場合、これを（片
側で）切り離す。これにより、トランジスタのゲート端
子とドレイン端子及びソース端子側とが切り離される。 (2) 部分回路の端点からトランジスタを辿り、部分回路
の平均トランジスタ数（または端子数）に達した端子で
切り離す。
じるが、その場合の方法として、以下に示すような方法
が考えられる。 (1) トランジスタのゲート端子とドレイン端子またはソ
ース端子間を接続する回路素子がある場合、これを（片
側で）切り離す。これにより、トランジスタのゲート端
子とドレイン端子及びソース端子側とが切り離される。 (2) 部分回路の端点からトランジスタを辿り、部分回路
の平均トランジスタ数（または端子数）に達した端子で
切り離す。
【００３６】
【発明の効果】以上説明したように、本発明の第１及び
第２の特徴の回路分割方式によれば、先ず回路を小さな
単位の部分回路に分割して、次に該部分回路による回路
の構造表現、即ちグラフ構造、または根付き木構造に基
づいて回路分割することとし、回路構造の近い関係にあ
る部分回路同士を同じ分割ブロック内に納めるので各分
割ブロック間の接続ネット数を少なくでき、また分割ブ
ロックに含まれる端子数や回路要素数を均等化する制御
が容易に実現でき、結果として、並列回路シミュレーシ
ョンの効率化を図り得る回路分割方式を提供することが
できる。
第２の特徴の回路分割方式によれば、先ず回路を小さな
単位の部分回路に分割して、次に該部分回路による回路
の構造表現、即ちグラフ構造、または根付き木構造に基
づいて回路分割することとし、回路構造の近い関係にあ
る部分回路同士を同じ分割ブロック内に納めるので各分
割ブロック間の接続ネット数を少なくでき、また分割ブ
ロックに含まれる端子数や回路要素数を均等化する制御
が容易に実現でき、結果として、並列回路シミュレーシ
ョンの効率化を図り得る回路分割方式を提供することが
できる。
【００３７】また、本発明の第３及び第４の特徴の回路
分割方式によれば、回路の構成を調べるステップにおい
て、分割ブロック間の相互関係をより少ないものとする
ために、信号の流れを考慮に入れて行うこととしたの
で、更に効率的な回路分割を実現できる。
分割方式によれば、回路の構成を調べるステップにおい
て、分割ブロック間の相互関係をより少ないものとする
ために、信号の流れを考慮に入れて行うこととしたの
で、更に効率的な回路分割を実現できる。
【００３８】更に、本発明の第５の特徴の回路分割方式
によれば、回路を分割するステップにおいて、分割を制
御可能な種々の条件の下で行うこととしたので、効率的
な回路分割を実現できる。
によれば、回路を分割するステップにおいて、分割を制
御可能な種々の条件の下で行うこととしたので、効率的
な回路分割を実現できる。
【図１】本発明の原理説明図（請求項１及び２）であ
る。
る。
【図２】本発明の原理説明図（請求項３及び４）であ
る。
る。
【図３】本発明の原理説明図（請求項５）である。
【図４】本発明の実施例の回路分割方式の処理を説明す
るフローチャート（その１）である。
るフローチャート（その１）である。
【図５】本発明の実施例の回路分割方式の処理を説明す
るフローチャート（その２）である。
るフローチャート（その２）である。
【図６】図６（１）は部分回路の構成例の説明図、図６
（２）は根付き木構造の構成例の説明図である。
（２）は根付き木構造の構成例の説明図である。
【図７】実施例の回路分割方法を適用した場合の回路分
割例を説明する図である。
割例を説明する図である。
ＳＲＣ１〜ＳＲＣ３…ソースブロック Ｂ１〜Ｂ６６…ブロック root…根（ブロック） Ｌ１…ループ構造を備えるブロック Ｓ１〜Ｓ２０９…処理ステップ
Claims (5)
- 【請求項１】 対象となる回路を部分回路に分割する第
１ステップ（Ｓ１１）と、 前記対象回路を、前記部分回路をノード（node）、前記
部分回路間の接続関係をエッジ（edge）とするグラフ
（graph ）構造で表現する第２ステップ（Ｓ１２）と、 前記対象回路を前記グラフ構造を用いて、前記部分回路
を集合要素とするｎ個（ｎは任意の正整数）の分割ブロ
ックに分割する第３ステップ（Ｓ２）と、を有すること
を特徴とする回路分割方式。 - 【請求項２】 対象となる回路を部分回路に分割する第
１ステップ（Ｓ１１）と、 前記対象回路を、前記部分回路をノード（node）、前記
部分回路間の接続関係をエッジ（edge）とし、当該対象
回路の入力端子を含む部分回路との間にエッジを持つ根
（root）を付加した根付き木（rooted tree ）構造で表
現する第２ステップ（Ｓ１２）と、 前記対象回路を前記根付き木構造を用いて、前記部分回
路を集合要素とするｎ個（ｎは任意の正整数）の分割ブ
ロックに分割する第３ステップ（Ｓ２）と、を有するこ
とを特徴とする回路分割方式。 - 【請求項３】 対象となる回路を、当該回路を構成する
回路素子の信号の流れを考慮して、部分回路に分割する
第１ステップ（Ｓ１１’）と、 前記対象回路を、前記部分回路をノード（node）、前記
部分回路間の接続関係をエッジ（edge）とするグラフ
（graph ）構造で表現する第２ステップ（Ｓ１２）と、 前記対象回路を前記グラフ構造を用いて、該グラフ構造
上の任意の１つのノードから全ノードを探索していくこ
とにより、前記部分回路を集合要素とするｎ個（ｎは任
意の正整数）の分割ブロックに分割する第３ステップ
（Ｓ２１）と、を有することを特徴とする回路分割方
式。 - 【請求項４】 対象となる回路を、当該回路を構成する
回路素子の信号の流れを考慮して、部分回路に分割する
第１ステップ（Ｓ１１’）と、 前記対象回路を、前記部分回路をノード（node）、前記
部分回路間の接続関係をエッジ（edge）とし、当該対象
回路の入力端子を含む部分回路との間にエッジを持つ根
（root）を付加した根付き木（rooted tree ）構造で表
現する第２ステップ（Ｓ１２）と、 前記対象回路を前記根付き木構造を用いて、該根付き木
構造上の任意の１つのノードから全ノードを探索してい
くことにより、前記部分回路を集合要素とするｎ個（ｎ
は任意の正整数）の分割ブロックに分割する第３ステッ
プ（Ｓ２１）と、を有することを特徴とする回路分割方
式。 - 【請求項５】 前記第３ステップ（Ｓ２またはＳ２１）
は、制御可能な条件の下で行われることを特徴とする請
求項１、２、３、または４に記載の回路分割方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5060159A JPH06274570A (ja) | 1993-03-19 | 1993-03-19 | 回路分割方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5060159A JPH06274570A (ja) | 1993-03-19 | 1993-03-19 | 回路分割方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06274570A true JPH06274570A (ja) | 1994-09-30 |
Family
ID=13134099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5060159A Withdrawn JPH06274570A (ja) | 1993-03-19 | 1993-03-19 | 回路分割方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06274570A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5926632A (en) * | 1996-04-11 | 1999-07-20 | Matsushita Electric Industrial Co., Ltd. | Circuit partitioning method, circuit partitioning apparatus, and computer-readable recording medium having thereon circuit partitioning program |
-
1993
- 1993-03-19 JP JP5060159A patent/JPH06274570A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5926632A (en) * | 1996-04-11 | 1999-07-20 | Matsushita Electric Industrial Co., Ltd. | Circuit partitioning method, circuit partitioning apparatus, and computer-readable recording medium having thereon circuit partitioning program |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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