JPH06275029A

JPH06275029A - ディスク制御装置

Info

Publication number: JPH06275029A
Application number: JP5065676A
Authority: JP
Inventors: Yukimi Nakaguchi; 幸美中口
Original assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Current assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Priority date: 1993-03-24
Filing date: 1993-03-24
Publication date: 1994-09-30
Anticipated expiration: 2017-11-05
Also published as: JP3340783B2; US5479651A

Abstract

(57)【要約】【目的】ディスク制御装置に係り、同期パターンを付加
した記録コードデータをディスクに直接書き込んだり、
ディスクから直接読み出したりすることにより、ディス
ク制御装置の試験を行うことを目的とする。【構成】変復調回路１はバイナリデータを記録コードデ
ータに変調し同期パターンを付加して出力し、ディスク
６の読み出しデータから同期パターンを除去して復調す
る。ライトバイパス回路２はバイナリデータをディスク
６への書き込みデータとして出力する。リードバイパス
回路４はディスク６からの読み出しデータを直接入力し
てそのまま出力する。第１の選択回路３は変復調回路１
又はライトバイパス回路２の出力をディスク６への書き
込みデータとして選択する。第２の選択回路５は変復調
回路１又はリードバイパス回路４の出力を選択する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は光ディスク、磁気ディス
ク等の記録媒体に対しデータを記録したり、ディスクか
ら読み出されたデータの再生を行うディスク制御装置に
関する。

【０００２】

【従来の技術】図１２に従来のデータ処理システムを示
す。データ処理システムはディスク制御装置１０、マイ
クロプロセシングユニット（以下、ＭＰＵという）１
３、外部メモリとしてのＤＲＡＭ１４、コンピュータ１
９、ディスク１８及びディスクドライブ１００で構成さ
れている。ディスク制御装置１０は１チップ上に形成さ
れたバッファマネージャ１１及びフォーマッタ１２を備
えている。バッファマネージャ１１は上位のコンピュー
タ１９に接続され、バッファマネージャ１１にはＭＰＵ
１３及び外部メモリとしてのＤＲＡＭ１４が接続されて
いる。

【０００３】バッファマネージャ１１はＭＰＵ１３から
の制御信号に基づいてＤＲＡＭ１４とコンピュータ１９
との間で１バイト単位でバイナリデータの転送を行う。
また、バッファマネージャ１１はＭＰＵ１３からの制御
信号に基づいてＤＲＡＭ１４とフォーマッタ１２との間
で１バイト単位でバイナリデータの転送を行う。ＤＲＡ
Ｍ１４のデータをフォーマッタ１２に転送する際、バッ
ファマネージャ１１ではデータの誤りを訂正するための
誤り訂正符号が算出されて付加される。フォーマッタ１
２のデータをＤＲＡＭ１４に転送する際、バッファマネ
ージャ１１では誤り訂正符号に基づいてデータの誤り訂
正が行われた後、誤り訂正符号が除去される。

【０００４】フォーマッタ１２はシリアライザ１５、デ
シリアライザ１６及び変復調回路１７を備えている。フ
ォーマッタ１２はＤＲＡＭ１４からのデータをディスク
１８への書き込みデータＷＤＡＴＡに変調してディスク
ドライブ１００に出力する。フォーマッタ１２はディス
クドライブ１００によってディスク１８から読み出され
た読み出しデータＲＤＡＴＡをコンピュータが扱えるよ
うに復調する。

【０００５】ここで、ディスク１８における記録形式、
すなわち、セクタフォーマットを図６に従って説明す
る。セクタ８０は予め設定された固定長のアドレス部８
１と、固定長のデータ部８２とで構成されている。デー
タ部８２には同期パターンとしてのＶＦＯパターン８
３，シンク（ＳＹＮＣ）パターン８４が記録される。シ
ンクパターン８４に続いて１５バイトのランレングスリ
ミテッド（以下、ＲＬＬという）コードデータ８５が記
録され、ＲＬＬコードデータ８５に続いて同期パターン
としてのリシンク（ＲＥＳＹＮＣ）パターン８６が記録
される。以後、ＲＬＬコードデータ８５とリシンクパタ
ーン８６とが繰り返し記録され、最後のＲＬＬコードデ
ータ８５の次にはポストアンブル（ＰＡ）パターン８７
が記録される。

【０００６】そして、シリアライザ１５はバッファマネ
ージャ１１から転送された１バイトのデータをパラレル
−シリアル変換して変復調回路１７に出力する。変復調
回路１７はシリアライザ１５から出力されるシリアルデ
ータを入力してＲＬＬコードデータに変調する。この
後、変復調回路１７はＲＬＬコードデータに前記ＶＦＯ
パターン，シンクパターン，リシンクパターン等の同期
パターンを付加してディスク１８への書き込みデータＷ
ＤＡＴＡを出力する。また、変復調回路１７はディスク
１８からの読み出しデータＲＤＡＴＡを入力し、前記各
同期パターンを検出して除去する。この後、変復調回路
１７はＲＬＬコードデータをシリアルのバイナリデータ
に復調してデシリアライザ１６に出力する。

【０００７】デシリアライザ１６は変復調回路１７から
出力されるデータを入力してシリアル−パラレル変換
し、パラレルのバイナリデータをバッファマネージャ１
１に出力する。

【０００８】このディスク制御装置１０では次のように
してバッファマネージャ１１における誤り訂正回路の試
験を行うことができる。まず、ディスク１８からの読み
出しデータＲＤＡＴＡを変復調回路１７により復調して
バッファマネージャ１１に出力する。バッファマネージ
ャ１１では入力したバイナリデータを誤り訂正を行わず
に誤り訂正符号と共にＤＲＡＭ１４に格納する。次にＤ
ＲＡＭ１４に格納したデータの一部を故意に書き換えて
誤り訂正符号と共にバッファマネージャ１１に出力す
る。バッファマネージャ１１ではその入力したデータを
誤り訂正符号算出を行わずに変復調回路１７に出力し、
変復調回路１７で変調してディスク１８に書き込む。こ
の後、ディスク１８から故意に書き換えたデータを読み
出し、そのデータを変復調回路１７を介して復調した
後、バッファマネージャ１１で通常通りに誤り訂正を行
って正規のデータ部分のみをＤＲＡＭ１４に読み込む。
そして、このデータとＤＲＡＭ１４に先に格納されたデ
ータとを比較して誤りの位置と、どのように誤っている
かを見つけることにより、誤り訂正回路の試験を行うこ
とができる。

【０００９】

【発明が解決しようとする課題】ところが、従来のディ
スク制御装置１０においてはディスク１８からの読み出
しデータＲＤＡＴＡにおける同期パターンは変復調回路
１７により除去され、ＲＬＬコードデータのみが復調さ
れてバッファマネージャ１１に出力される。そのため、
ディスク１８のデータが正常に読み出せない場合、ディ
スク１８側に不良がある場合、どの部分が不良であるか
を試験できないという問題があった。

【００１０】また、従来のディスク制御装置１０におい
てはディスク１８への書き込みデータＷＤＡＴＡにおけ
る同期パターンは変復調回路１７により付加される。そ
のため、変復調回路１７側に不良がある場合、どの部分
が不良であるかを試験できないという問題があった。

【００１１】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、記録コードデータに同
期パターンをデータをディスクに直接書き込むことによ
り、ディスクを擬似的に欠陥のあるものとしてディスク
制御装置の試験を行うことにある。

【００１２】また、本発明の目的は、記録コードデータ
に同期パターンを付加したデータをディスクから直接読
み出すことにより、ディスク制御装置の不良箇所の試験
を行うことにある。

【００１３】

【課題を解決するための手段】図１は本発明の原理説明
図である。変復調回路１はバイナリデータを入力して記
録コードデータに変調するとともに同期パターンを付加
してディスク６への書き込みデータとしてディスクドラ
イブ７に出力する。また、変復調回路１はディスクドラ
イブ７によってディスク６から読み出されたデータから
同期パターンを除去した記録コードデータをバイナリデ
ータに復調して出力する。

【００１４】ライトバイパス回路２はバイナリデータを
そのままディスク６への書き込みデータとして出力する
ためのものである。リードバイパス回路４はディスク６
からの読み出しデータを直接入力してそのまま出力する
ためのものである。

【００１５】第１の選択回路３は、書き込みデータ選択
信号に基づいて変復調回路１又はライトバイパス回路２
のいずれか一方の書き込みデータを選択し、ディスク６
への書き込みデータとして出力するためのものである。

【００１６】第２の選択回路５は読み出しデータ選択信
号に基づいて変復調回路１から出力されるバイナリデー
タ又はリードバイパス回路４から出力される読み出しデ
ータのいずれか一方を選択し、出力するためのものであ
る。

【００１７】

【作用】第１の選択回路３によりライトバイパス回路２
が選択されると、バイナリデータがそのままディスク６
への書き込みデータとして出力される。従って、記録コ
ードデータに同期パターンを付加したデータをバイナリ
データとして入力し、このデータにおける同期パターン
の一部を破壊すると、ディスク６が擬似的に不良である
と見なせる。この後、変復調回路１を介して一部を破壊
したデータをディスク６から読み出すことによってディ
スク６の同期パターンに欠陥がある場合の読み出し試験
が可能になる。

【００１８】また、第２の選択回路５によりリードバイ
パス回路４が選択されると、記録コードデータに同期パ
ターンを付加したディスク６からの読み出しデータがそ
のまま出力される。この読み出しデータにおける同期パ
ターンを正規の同期パターンと比較することよって変復
調回路１の機能試験が可能になる。

【００１９】

【実施例】以下、本発明を具体化したデータ処理システ
ムの一実施例を図２〜図１１に従って説明する。

【００２０】尚、説明の便宜上、図１２と同様の構成に
ついては同一の符号を付してその説明を一部省略する。
図２は一実施例のデータ処理システムの概略を示してい
る。データ処理システムはディスク制御装置２０、ＭＰ
Ｕ１３、ＤＲＡＭ１４、コンピュータ１９、ディスク１
８及びディスクドライブ１００で構成されている。ディ
スクドライブ１００はディスク１８へのデータの書き込
み、又はディスク１８からのデータの読み出しを行う。

【００２１】ディスク制御装置２０は１チップ上に形成
されたバッファマネージャ１１及びフォーマッタ２１を
備えている。バッファマネージャ１１は上位のコンピュ
ータ１９に接続され、バッファマネージャ１１にはＭＰ
Ｕ１３及びＤＲＡＭ１４が接続されている。

【００２２】バッファマネージャ１１はＭＰＵ１３から
の制御信号に基づいてＤＲＡＭ１４とコンピュータ１９
との間で１バイト（８ビット）単位でバイナリデータの
転送を行う。また、バッファマネージャ１１はＭＰＵ１
３からの制御信号に基づいてＤＲＡＭ１４とフォーマッ
タ２１との間で１バイト単位でバイナリデータよりなる
書き込みデータＷＤ７（最上位）〜ＷＤ０及び読み出し
データＲＤ７（最上位）〜ＲＤ０の転送を行う。ＤＲＡ
Ｍ１４のデータをフォーマッタ２１に転送する際、バッ
ファマネージャ１１ではデータの誤りを訂正するための
誤り訂正符号が算出されて付加される。フォーマッタ２
１のデータをＤＲＡＭ１４に転送する際、バッファマネ
ージャ１１では誤り訂正符号に基づいてデータの誤り訂
正が行われた後、誤り訂正符号が除去される。

【００２３】フォーマッタ２１はライトデータ作成回路
２２と、リードデータ分離回路２３とからなる。ライト
データ作成回路２２はバッファマネージャ１１が出力す
るパラレルの書き込みデータＷＤ７〜ＷＤ０に基づいて
ＲＬＬ（２，７）コードよりなるディスク１８への書き
込みデータＷＤＡＴＡを作成し出力する。リードデータ
分離回路２３はディスク１８からの読み出しデータＲＤ
ＡＴＡを読み出しデータＲＤ〜ＲＤ０としてバッファマ
ネージャ１１に出力する。

【００２４】まず、ライトデータ作成回路２２を図３に
従って詳細に説明する。ライトタイミングデコーダ３７
には図７に示す書き込みクロックＷＣＬＫが入力されて
おり、同デコーダ３７は書き込み動作時においてパター
ン挿入回路３５、分周器３８、及びカウンタ４０にＨレ
ベルの書き込み許可信号ＷＴＥＮＢを出力する。また、
ライトタイミングデコーダ３７はＨレベルの書き込み許
可信号ＷＴＥＮＢを出力した後、書き込みクロックＷＣ
ＬＫをカウントしており、カウント値が所定値に達する
と、パターン挿入信号ＶＩ，ＳＩ，ＲＩをパターン挿入
回路３５に出力する。

【００２５】分周器３８はデータＦＦからなり、そのデ
ータ端子Ｄは反転出力端子バーＱに接続され、クロック
端子ＣＫには書き込みクロックＷＣＬＫが入力されてい
る。分周器３８は書き込み許可信号ＷＴＥＮＢがＬレベ
ルであるとリセットされて分周動作を停止する。分周器
３８は書き込み許可信号ＷＴＥＮＢがＨレベルであると
分周動作を実行し、書き込みクロックＷＣＬＫの周波数
を２分の１に分周し、その分周信号ＷＣＬＫ１をマルチ
プレクサ３９に出力する。

【００２６】マルチプレクサ３９は書き込みクロックＷ
ＣＬＫ及び分周器３８の分周信号ＷＣＬＫ１を入力する
とともに、試験信号ＴＥＳＴ１を入力している。マルチ
プレクサ３９は試験信号ＴＥＳＴ１がＨレベル（試験書
き込み時）であると書き込みクロックＷＣＬＫを選択
し、その選択した信号を書き込みクロックＢＩＴＣＬＫ
としてカウンタ４０及びシリアライザ３１に出力する。
マルチプレクサ３９は試験信号ＴＥＳＴ１がＬレベル
（通常書き込み時）であると分周器３８の分周信号ＷＣ
ＬＫ１を選択し、その選択した信号を書き込みクロック
ＢＩＴＣＬＫとしてカウンタ４０及びシリアライザ３１
に出力する。

【００２７】カウンタ４０は「０」〜「７」までをカウ
ントする８進カウンタであり、書き込み許可信号ＷＴＥ
ＮＢがＬレベルであるとリセットされてカウント動作を
停止する。カウンタ４０は書き込み許可信号ＷＴＥＮＢ
がＨレベルであるとカウント動作を開始し、そのカウン
ト値を２²〜２⁰の信号線を介してＡＮＤ回路４４に出
力する。

【００２８】ＯＲ回路４２の入力端子には前記パターン
挿入信号ＶＩ，ＳＩ，ＲＩが入力され、その出力はＮＡ
ＮＤ回路４３の一方の入力端子に接続されている。ＮＡ
ＮＤ回路４３の他方の入力端子にはＮＯＴ回路４１を介
して前記試験信号ＴＥＳＴ１が入力されている。

【００２９】ＡＮＤ回路４４は前記カウンタ４０のカウ
ント値を入力するとともに、ＮＡＮＤ回路４３の出力信
号を入力している。ＡＮＤ回路４４はこれらの入力信号
に基づいてロード信号ＷＬＯＡＤを出力する。

【００３０】従って、試験信号ＴＥＳＴ１がＬレベルの
状態でカウンタ４０のカウント値が「７」であり、全て
のパターン挿入信号ＶＩ，ＳＩ，ＲＩがＬレベルである
ときのみＮＡＮＤ回路４３の出力信号はＨレベルとな
る。その結果、ＡＮＤ回路４４のロード信号ＷＬＯＡＤ
はＨレベルとなる。また、試験信号ＴＥＳＴ１がＨレベ
ルである試験書き込み時にはＮＡＮＤ回路４３の出力信
号は常にＨレベルとなり、カウンタ４０のカウント値が
「７」になる毎にロード信号ＷＬＯＡＤはＨレベルとな
る。

【００３１】シリアライザ３１は８個のデータフリップ
フロップ（以下、フリップフロップを単にＦＦという）
３２ａ〜３２ｈと、７個のマルチプレクサ３３ａ〜３３
ｇとからなる。各データＦＦ３２ａ〜３２ｈのクロック
端子ＣＫには前記書き込みクロックＢＩＴＣＬＫが入力
されている。データＦＦ３２ａのデータ端子Ｄには書き
込みデータＷＤ０が入力されている。

【００３２】各マルチプレクサ３３ａ〜３３ｇの一方の
入力端子には書き込みデータＷＤ１〜ＷＤ７がそれぞれ
入力されるとともに、他方の入力端子は各データＦＦ３
２ａ〜３２ｇの出力端子Ｑに接続されている。各マルチ
プレクサ３３ａ〜３３ｇの出力端子は各データＦＦ３２
ｂ〜３２ｈのデータ端子Ｄに接続されている。各マルチ
プレクサ３３ａ〜３３ｇはロード信号ＷＬＯＡＤがＨレ
ベルであると、書き込みデータＷＤ１〜ＷＤ７を選択し
て出力する。各マルチプレクサ３３ａ〜３３ｇはロード
信号ＷＬＯＡＤがＬレベルであると、各データＦＦ３３
ａ〜３３ｇの出力を選択して出力する。

【００３３】従って、ロード信号ＷＬＯＡＤがＨレベル
の状態で書き込みクロックＢＩＴＣＬＫが入力される
と、各データＦＦ３２ａ〜３２ｈには各書き込みデータ
ＷＤ０〜ＷＤ７が同時にラッチされる。また、ロード信
号ＷＬＯＡＤがＬレベルの状態で書き込みクロックＢＩ
ＴＣＬＫが入力される毎に各データＦＦ３２ａ〜３２ｈ
のデータが順次シフトされる。すなわち、シリアライザ
３１はパラレルの書き込みデータＷＤ７〜ＷＤ０をシリ
アルデータＳＷＤに変換してＲＬＬエンコーダ３４に出
力する。

【００３４】ＲＬＬエンコーダ３４はシリアルデータＳ
ＷＤを順次入力してＲＬＬ（２，７）コードデータに変
調し、パターン挿入回路３５に出力する。このＲＬＬ
（２，７）コードデータは１６チャネルビットであり、
入力された８ビットのシリアルデータＳＷＤの２倍とな
っている。

【００３５】パターン挿入回路３５にはライトタイミン
グデコーダ３７からパターン挿入信号ＶＩ，ＳＩ，ＲＩ
が入力されている。パターン挿入回路３５はパターン挿
入信号ＶＩ，ＳＩ，ＲＩのすべてがＬレベルであると、
図６に示すＲＬＬコードデータ８５をそのままマルチプ
レクサ３６に出力する。パターン挿入回路３５はＨレベ
ルのパターン挿入信号ＶＩが入力されると、図６に示す
ＶＦＯパターン８３を挿入する。パターン挿入回路３５
はＨレベルのパターン挿入信号ＳＩが入力されると、図
６に示すシンクパターン８４をＶＦＯパターン８３の直
後に挿入する。また、パターン挿入回路３５はＨレベル
のパターン挿入信号ＲＩが入力される毎に、図６に示す
リシンクパターン８６をＲＬＬコードデータ８５の直後
に挿入する。さらに、パターン挿入回路３５は最後のＲ
ＬＬコードデータ８５の直後に図６に示すポストアンブ
ルパターン８７を挿入する。

【００３６】第１の選択回路としてのマルチプレクサ３
６は前記パターン挿入回路３５の出力信号及び前記シリ
アルデータＳＷＤを入力するとともに、試験信号ＴＥＳ
Ｔ１を入力している。マルチプレクサ３６は試験信号Ｔ
ＥＳＴ１がＨレベル（試験書き込み時）であるとシリア
ルデータＳＷＤを選択し、そのシリアルデータＳＷＤを
前記ディスク１８への書き込みデータＷＤＡＴＡとして
出力する。マルチプレクサ３６は試験信号ＴＥＳＴ１が
Ｌレベル（通常書き込み時）であるとパターン挿入回路
３５から出力されるデータをディスク１８への書き込み
データＷＤＡＴＡとして出力する。

【００３７】次に、リードデータ分離回路２３を図４に
従って詳細に説明する。デシリアライザ５１は８個のデ
ータＦＦ５１ａ〜５１ｈを直列に接続して構成され、各
データＦＦ５１ａ〜５１ｈのクロック端子ＣＫには前記
ディスク装置（図示略）から図１０に示す読み出しクロ
ックＲＣＬＫが入力されている。データＦＦ５１ａのデ
ータ端子Ｄにはディスク１８から読み出されたＲＬＬ
（２，７）コードよりなる読み出しデータＲＤＡＴＡが
入力されている。各データＦＦ５１ａ〜５１ｇの出力端
子Ｑは各データＦＦ５１ｂ〜５１ｈのデータ端子Ｄに接
続されている。また、各データＦＦ５１ａ〜５１ｈの出
力端子ＱはＲＬＬデコーダ５２に接続されている。従っ
て、読み出しクロックＲＣＬＫが入力される毎にデータ
ＦＦ５１ａにはシリアルの読み出しデータＲＤＡＴＡが
１ビットずつ入力され、順次上位のデータＦＦ５１ｂ〜
５１ｈにシフトされるとともに、ＲＬＬデコーダ５２に
出力される。

【００３８】ＲＬＬデコーダ５２はデシリアライザ５１
から入力されるＲＬＬ（２，７）コードデータを、その
連続した複数ビットの組み合わせに基づいて前記コンピ
ュータ１９側で使用されるバイナリデータに復調し、マ
ルチプレクサ５３に出力する。この復調において１６チ
ャネルビット長のＲＬＬ（２，７）コードデータがバイ
ナリデータに復調されると、そのバイナリデータは半分
の８ビット、すなわち１バイトのデータとなる。

【００３９】第２の選択回路としてのマルチプレクサ５
３は前記ＲＬＬデコーダ５２の出力信号及び読み出しデ
ータＲＤＡＴＡ（データＦＦ５１ａの出力信号）を入力
するとともに、試験信号ＴＥＳＴ２を入力している。マ
ルチプレクサ５３は試験信号ＴＥＳＴ２がＨレベル（試
験読み出し時）であると読み出しデータＲＤＡＴＡを選
択し、そのデータをシリアルデータＳＲＤとしてデシリ
アライザ５４に出力する。マルチプレクサ５３は試験信
号ＴＥＳＴ２がＬレベル（通常読み出し時）であるとＲ
ＬＬデコーダ５２の出力信号を選択し、そのデータをシ
リアルデータＳＲＤとしてデシリアライザ５４に出力す
る。

【００４０】シンク・リシンク検出回路５６には読み出
しデータＲＤＡＴＡが入力されるとともに、読み出しク
ロックＲＣＬＫが入力されている。シンク・リシンク検
出回路５６は読み出しデータＲＤＡＴＡから図９に示す
シンクパターン８４を検出していると図１０に示すよう
にＨレベルのシンク検出信号ＤＥＳを出力する。シンク
・リシンク検出回路５６は読み出しデータＲＤＡＴＡか
ら図９に示すリシンクパターン８６を検出しているとＨ
レベルのリシンク検出信号ＤＥＲを出力する。

【００４１】ＮＯＲ回路５８の２つの入力端子にはシン
ク検出信号ＤＥＳ及びリシンク検出信号ＤＥＲが入力さ
れている。ＡＮＤ回路５９の一方の入力端子はＮＯＲ回
路５８の出力端子に接続され、他方の入力端子は分周器
６０の反転出力端子バーＱに接続されている。

【００４２】分周器６０はデータＦＦよりなり、そのデ
ータ端子ＤはＡＮＤ回路５９の出力端子に接続されてい
る。分周器６０のクロック端子ＣＫには読み出しクロッ
クＲＣＬＫが入力されている。従って、分周器６０はシ
ンク検出信号ＤＥＳ及びリシンク検出信号ＤＥＲがＬレ
ベル、すなわち、シンク又はリシンクパターンが検出さ
れていないと分周動作を実行し、読み出しクロックＲＣ
ＬＫの周波数を２分の１に分周する。分周器６０はその
分周信号ＲＣＬＫ１を反転出力端子バーＱからマルチプ
レクサ６１に出力するとともに、出力端子Ｑから相補の
分周信号バーＲＣＬＫ１をマルチプレクサ５５に出力す
る。分周器６０はシンク検出信号ＤＥＳ又はリシンク検
出信号ＤＥＲがＨレベル、すなわち、シンク又はリシン
クパターンが検出されていると分周動作を停止する。

【００４３】マルチプレクサ６１は読み出しクロックＲ
ＣＬＫ及び分周信号ＲＣＬＫ１を入力するとともに、試
験信号ＴＥＳＴ２を入力している。マルチプレクサ６１
は試験信号ＴＥＳＴ２がＨレベル（試験読み出し時）で
あると読み出しクロックＲＣＬＫを選択し、その選択し
た信号を読み出しクロックＲＢＩＴＣＬＫとしてロード
信号発生回路６８に出力する。マルチプレクサ６１は試
験信号ＴＥＳＴ２がＬレベル（通常読み出し時）である
と分周信号ＲＣＬＫ１を選択し、分周信号ＲＣＬＫ１を
読み出しクロックＲＢＩＴＣＬＫとしてロード信号発生
回路６８に出力する。

【００４４】データＦＦ６３のデータ端子ＤはＮＯＴ回
路６２を介してＮＯＲ回路５８の出力端子に接続され、
その出力端子ＱはデータＦＦ６４のデータ端子Ｄに接続
されている。データＦＦ６３，６４によりシフトレジス
タが構成され、各クロック端子ＣＫには読み出しクロッ
クＲＣＬＫが入力されている。データＦＦ６４は反転出
力端子バーＱからロード信号発生回路６８にカウンタロ
ード信号バーＣＬＯＡＤを出力する。従って、シンク検
出信号ＤＥＳ又はリシンク検出信号ＤＥＲがＨレベルに
なると、読み出しクロックＲＣＬＫの２パルス分遅れて
カウンタロード信号バーＣＬＯＡＤはＬレベルとなる。

【００４５】リードタイミングデコーダ５７には外部か
ら基準クロックＲＦＣＬＫが入力されている。リードタ
イミングデコーダ５７は試験信号ＴＥＳＴ２がＨレベル
（試験読み出し時）になると、基準クロックＲＦＣＬＫ
をカウントし、カウント値が所定値に達するとデータＦ
Ｆ６６にＨレベルの制御信号ＤＴＲＧを出力する。

【００４６】３入力ＯＲ回路６５の２つの入力端子には
前記シンク検出信号ＤＥＳ，試験信号ＴＥＳＴ２が入力
されるとともに、残りの入力端子はデータＦＦ６６の出
力端子Ｑに接続されている。

【００４７】データＦＦ６６のデータ端子ＤはＯＲ回路
６５の出力端子に接続され、クロック端子ＣＫには読み
出しクロックＲＣＬＫが入力されている。データＦＦ６
６は出力端子Ｑからロード信号発生回路６８に読み出し
許可信号ＲＤＥＮＢを出力する。データＦＦ６６は前記
制御信号ＤＴＲＧがＬレベルであるとリセットされ、読
み出し許可信号ＲＤＥＮＢはＬレベルとなる。データＦ
Ｆ６６は制御信号ＤＴＲＧがＨレベルになると読み出し
クロックＲＣＬＫに同期してＯＲ回路６５の出力信号を
保持し、それを読み出し許可信号ＲＤＥＮＢとして出力
する。すなわち、試験信号ＴＥＳＴ２がＬレベル（通常
読み出し時）であると、図１０に示すようにＨレベルの
シンク検出信号ＤＥＳから読み出しクロックＲＣＬＫの
１パルス分遅れてＨレベルの読み出し許可信号ＲＤＥＮ
Ｂを出力し続ける。また、試験信号ＴＥＳＴ２がＨレベ
ル（試験読み出し時）であると、図１１に示すようにＨ
レベルの制御信号ＤＴＲＧから読み出しクロックＲＣＬ
Ｋの１パルス分遅れてＨレベルの読み出し許可信号ＲＤ
ＥＮＢを出力し続ける。

【００４８】マルチプレクサ５５は読み出しクロックＲ
ＣＬＫ及び分周信号バーＲＣＬＫ１を入力するととも
に、試験信号ＴＥＳＴ２を入力している。マルチプレク
サ５５は試験信号ＴＥＳＴ２がＨレベル（試験読み出し
時）であると読み出しクロックＲＣＬＫを選択してデシ
リアライザ５４に出力する。マルチプレクサ５５は試験
信号ＴＥＳＴ２がＬレベル（通常書き込み時）であると
分周信号バーＲＣＬＫ１を選択してデシリアライザ５４
に出力する。

【００４９】デシリアライザ５４は８個のデータＦＦ５
４ａ〜５４ｈを直列に接続して構成されている。データ
ＦＦ５４ａのデータ端子Ｄには前記シリアルデータＳＲ
Ｄが入力されている。各データＦＦ５４ａ〜５４ｇの出
力端子Ｑは各データＦＦ５４ｂ〜５４ｈのデータ端子Ｄ
に接続されている。従って、マルチプレクサ５５の読み
出しクロック（ＲＣＬＫ又はバーＲＣＬＫ１）が入力さ
れる毎にデータＦＦ５４ａにはシリアルの読み出しデー
タＳＲＤが１ビットずつ入力され、順次上位のデータＦ
Ｆ５４ｂ〜５４ｈにシフトされる。すなわち、デシリア
ライザ５４はシリアルの読み出しデータをパラレルデー
タＲＤ７〜ＲＤ０に変換して前記バッファマネージャ１
１に出力できる。

【００５０】ロード信号発生回路６８は図５に示すよう
に、カウンタ７０，７１、ＡＮＤ回路７２，７４及びＮ
ＡＮＤ回路７３で構成されている。カウンタ７０は
「０」〜「７」までをカウントするビットカウンタであ
り、カウンタ７１は「０」〜「１５」までをカウントす
るバイトカウンタである。各カウンタ７０，７１には読
み出し許可信号ＲＤＥＮＢが入力されるとともに、各ロ
ード端子ＬＤには前記カウンタロード信号バーＣＬＯＡ
Ｄが入力され、各クロック端子ＣＬＫには前記読み出し
クロックＲＢＩＴＣＬＫが入力されている。カウンタ７
０の各入力端子ＣＥＰ，ＣＥＴにはＨレベル（５Ｖ）が
入力されている。カウンタ７１の入力端子ＣＥＰには図
４に示すＮＯＴ回路６７を介して試験信号バーＴＥＳＴ
２が入力され、入力端子ＣＥＴはＡＮＤ回路７２の出力
端子に接続されている。

【００５１】読み出し許可信号ＲＤＥＮＢがＬレベルの
場合、カウンタ７０はリセットされてカウント動作を停
止する。読み出し許可信号ＲＤＥＮＢがＨレベルの状態
においてカウンタロード信号バーＣＬＯＡＤがＨレベル
であるとする。すると、カウンタ７０はカウント動作を
開始し、そのカウント値を２²〜２⁰の信号線を介して
ＡＮＤ回路７２に出力する。

【００５２】読み出し許可信号ＲＤＥＮＢがＬレベルの
場合、カウンタ７１はリセットされてカウント動作を停
止する。読み出し許可信号ＲＤＥＮＢがＨレベルの状態
において試験信号バーＴＥＳＴ２がＨレベル（通常読み
出し時）であり、カウンタロード信号バーＣＬＯＡＤが
Ｈレベルであるとする。すると、カウンタ７１はＡＮＤ
回路７２の出力信号がＨレベルの状態において読み出し
クロックＲＢＩＴＣＬＫが入力される毎にカウント動作
を行い、そのカウント値を２³〜２⁰の信号線を介して
ＮＡＮＤ回路７３に出力する。読み出し許可信号ＲＤＥ
ＮＢがＨレベルの状態において試験信号バーＴＥＳＴ２
がＬレベル（試験読み出し時）であるとする。すると、
カウンタ７１は２³〜２⁰の信号線のレベルを「０」に
する。

【００５３】ＡＮＤ回路７４の一方の入力端子にはＡＮ
Ｄ回路７２の出力端子が接続され、他方の入力端子には
ＮＡＮＤ回路７３の出力端子が接続されている。ＡＮＤ
回路７４はＡＮＤ回路７２及びＮＡＮＤ回路７３の出力
信号のレベルに基づくロード信号ＲＬＯＡＤを前記バッ
ファマネージャ１１に出力する。

【００５４】従って、試験信号ＴＥＳＴ２がＬレベルの
通常読み出し時において、ＮＡＮＤ回路７３の全ての入
力信号が「１」でないと、ＮＡＮＤ回路７３の出力信号
はＨレベルである。ＡＮＤ回路７２の全ての入力信号が
「１」、すなわち、カウンタ７０のカウント値が「７」
に達したとする。すると、ＡＮＤ回路７２の出力信号は
Ｈレベルとなり、ＡＮＤ回路７４のロード信号ＲＬＯＡ
ＤはＨレベルとなり、図９のＲＬＬコードデータ８５を
バッファマネージャ１１にロードさせることができる。
また、通常読み出し時において、ＮＡＮＤ回路７３の全
ての入力信号が「１」、すなわち、カウンタ７１のカウ
ント値が「１５」に達したとする。すると、ＮＡＮＤ回
路７３の出力信号はＬレベルとなり、ＡＮＤ回路７４の
ロード信号ＲＬＯＡＤはＬレベルとなり、図９のリシン
クパターン８６，ポストアンブルパターン８７をバッフ
ァマネージャ１１にロードさせないようにしている。

【００５５】また、試験信号ＴＥＳＴ２がＨレベルであ
る試験読み出し時にはＮＡＮＤ回路７３の出力信号は常
にＨレベルとなる。そのため、カウンタ７０のカウント
値が「７」になる毎にＡＮＤ回路７２の出力信号はＨレ
ベルとなり、ＡＮＤ回路７４のロード信号ＲＬＯＡＤは
Ｈレベルとなる。その結果、図９のＶＦＯパターン８
３，シンクパターン８４，リシンクパターン８６，ポス
トアンブルパターン８７及びＲＬＬコードデータ８５を
バッファマネージャ１１にロードさせることができる。

【００５６】次に上記のように構成されたディスク制御
装置２０の作用を説明する。まず、ディスク１８へのデ
ータの書き込みについて説明する。今、試験信号ＴＥＳ
Ｔ１が図７に示すようにＬレベルにされると、通常モー
ドの書き込みとなる。コンピュータ１９から１バイト単
位でバイナリデータをバッファマネージャ１１に転送す
る。すると、そのデータはＭＰＵ１３からの制御信号に
基づいてバッファマネージャ１１によりＤＲＡＭ１４に
格納される。

【００５７】ＤＲＡＭ１４のデータはＭＰＵ１３からの
制御信号に基づいてバッファマネージャ１１によりライ
トデータ作成回路２２に転送される。この転送の際、バ
ッファマネージャ１１ではデータの誤りを訂正するため
の誤り訂正符号が算出されて付加され、１バイト単位で
書き込みデータＷＤ７〜ＷＤ０が転送される。

【００５８】書き込みクロックＷＣＬＫに基づいてライ
トタイミングデコーダ３７から図６に示すＨレベルの書
き込み許可信号ＷＴＥＮＢが出力される。また、書き込
み許可信号ＷＴＥＮＢが出力された後、書き込みクロッ
クＷＣＬＫのカウント値が所定値に達すると、パターン
挿入信号ＶＩ，ＳＩが出力される。パターン挿入信号Ｖ
Ｉ及びＳＩに基づいてパターン挿入回路３５によりＶＦ
Ｏパターン８３及びシンクパターン８４が挿入される。

【００５９】Ｈレベルの書き込み許可信号ＷＴＥＮＢに
基づいて分周器３８の分周動作が開始され、書き込みク
ロックＷＣＬＫの周波数を２分の１に分周した分周信号
ＷＣＬＫ１が出力される。

【００６０】図７に示すように、試験信号ＴＥＳＴ１が
Ｌレベルであるので、マルチプレクサ３９から分周信号
ＷＣＬＫ１が書き込みクロックＢＩＴＣＬＫとしてカウ
ンタ４０及びシリアライザ３１に出力される。

【００６１】Ｈレベルの書き込み許可信号ＷＴＥＮＢに
基づいてカウンタ４０により書き込みクロックＢＩＴＣ
ＬＫのカウント動作が開始される。全てのパターン挿入
信号ＶＩ，ＳＩ，ＲＩがＬレベルのとき、カウンタ４０
のカウント値が「７」のとき、Ｈレベルのロード信号Ｗ
ＬＯＡＤが出力される。すると、マルチプレクサ３３ａ
〜３３ｇによって書き込みデータＷＤ１〜ＷＤ７が選択
され、書き込みクロックＢＩＴＣＬＫ（＝ＷＣＬＫ１）
に同期して各データＦＦ３２ａ〜３２ｈには各書き込み
データＷＤ０〜ＷＤ７がラッチされる。各データＦＦ３
２ａ〜３２ｈのデータは書き込みクロックＢＩＴＣＬＫ
（＝ＷＣＬＫ１）が入力される毎に順次シフトされてシ
リアルデータＳＷＤがＲＬＬエンコーダ３４に出力され
る。

【００６２】ＲＬＬエンコーダ３４によって順次入力さ
れたシリアルデータＳＷＤがＲＬＬ（２，７）コードデ
ータに変調され、パターン挿入回路３５を介してマルチ
プレクサ３６に出力される。パターン挿入信号ＲＩが出
力される毎にリシンクパターン８６がＲＬＬコードデー
タ８５の直後に挿入される。さらに、最後のＲＬＬコー
ドデータ８５の直後にポストアンブルパターン８７が挿
入される。

【００６３】試験信号ＴＥＳＴ１がＬレベルであるの
で、マルチプレクサ３６によってパターン挿入回路３５
の出力が選択され、ディスク１８への書き込みデータＷ
ＤＡＴＡとして出力される。

【００６４】また、試験信号ＴＥＳＴ１が図８に示すよ
うにＨレベルにされると、バイパスモードの試験書き込
みとなる。コンピュータ１９からセクタのデータ部８２
に格納する全てのデータ、すなわち、ＶＦＯパターン８
３，シンクパターン８４，ＲＬＬコードデータ８５，リ
シンクパターン８６及びポストアンブルパターン８７を
バッファマネージャ１１に転送する。すると、そのデー
タはＭＰＵ１３からの制御信号に基づいてバッファマネ
ージャ１１によりＤＲＡＭ１４に格納される。

【００６５】ＤＲＡＭ１４のデータはＭＰＵ１３からの
制御信号に基づいてバッファマネージャ１１によりライ
トデータ作成回路２２に転送される。書き込みクロック
ＷＣＬＫに基づいてライトタイミングデコーダ３７から
Ｈレベルの書き込み許可信号ＷＴＥＮＢが出力される。

【００６６】図８に示すように、試験信号ＴＥＳＴ１が
Ｈレベルであるので、マルチプレクサ３９から書き込み
クロックＷＣＬＫが書き込みクロックＢＩＴＣＬＫとし
てカウンタ４０及びシリアライザ３１に出力される。

【００６７】Ｈレベルの書き込み許可信号ＷＴＥＮＢに
基づいてカウンタ４０により書き込みクロックＢＩＴＣ
ＬＫのカウント動作が開始される。このとき、試験信号
ＴＥＳＴ１がＨレベルであるので、ＮＡＮＤ回路４３の
出力は常にＨレベルとなり、カウンタ４０のカウント値
が「７」のとき、Ｈレベルのロード信号ＷＬＯＡＤが出
力される。すると、マルチプレクサ３３ａ〜３３ｇによ
って書き込みデータＷＤ１〜ＷＤ７が選択され、書き込
みクロックＢＩＴＣＬＫ（＝ＷＣＬＫ）に同期して各デ
ータＦＦ３２ａ〜３２ｈには各書き込みデータＷＤ０〜
ＷＤ７がラッチされる。各データＦＦ３２ａ〜３２ｈの
データは書き込みクロックＢＩＴＣＬＫ（＝ＷＣＬＫ）
が入力される毎に順次シフトされてシリアルデータＳＷ
Ｄが出力される。

【００６８】試験信号ＴＥＳＴ１がＨレベルであるの
で、マルチプレクサ３６によってデータＦＦ３２ｈの出
力が選択され、ディスク１８への書き込みデータＷＤＡ
ＴＡとして出力される。

【００６９】次に、ディスク１８からのデータの読み出
しについて説明する。今、試験信号ＴＥＳＴ２が図１０
に示すようにＬレベルにされると、通常モードの読み出
しとなる。読み出しクロックＲＣＬＫに基づいてリード
タイミングデコーダ５７からＨレベルの制御信号ＤＴＲ
Ｇが出力される。ディスク１８からのシリアルの読み出
しデータＲＤＡＴＡのうち、シンク・リシンク検出回路
５６により図９に示すシンクパターン８４が検出され
る。すると、シンク検出信号ＤＥＳから読み出しクロッ
クＲＣＬＫの１パルス分遅れて分周器６０の分周動作が
開始され、読み出しクロックＲＣＬＫの周波数を２分の
１に分周した分周信号ＲＣＬＫ１がマルチプレクサ６１
に出力され、分周信号バーＲＣＬＫ１がマルチプレクサ
５５に出力される。また、シンク検出信号ＤＥＳから読
み出しクロックＲＣＬＫの１パルス分遅れてデータＦＦ
６６からＨレベルの読み出し許可信号ＲＤＥＮＢが出力
される。また、シンク検出信号ＤＥＳから読み出しクロ
ックＲＣＬＫの２パルス分遅れてＬレベルのカウンタロ
ード信号バーＣＬＯＡＤが出力される。

【００７０】図１０に示すように、試験信号ＴＥＳＴ２
がＬレベルであるので、マルチプレクサ６１から分周信
号ＷＣＬＫ１が読み出しクロックＲＢＩＴＣＬＫとして
ロード信号発生回路６８に出力される。

【００７１】デシリアライザ５１のデータＦＦ５１ａに
は読み出しクロックＲＣＬＫが入力される毎にディスク
１８からのシリアルの読み出しデータＲＤＡＴＡが１ビ
ットずつ入力され、順次上位のデータＦＦ５１ｂ〜５１
ｈにシフトされる。各データＦＦ５１ａ〜５１ｈのデー
タはＲＬＬデコーダ５２に出力される。ＲＬＬデコーダ
５２からはＲＬＬ（２，７）コードデータがコンピュー
タ１９側で使用されるバイナリデータに復調され、マル
チプレクサ５３に出力される。また、マルチプレクサ５
３には読み出しデータＲＤＡＴＡが入力される。

【００７２】試験信号ＴＥＳＴ２がＬレベルであるの
で、マルチプレクサ５３によってＲＬＬデコーダ５２の
出力が選択され、そのデータがシリアルデータＳＲＤと
してデシリアライザ５４に出力される。また、試験信号
ＴＥＳＴ２がＬレベルであるので、マルチプレクサ５５
によって分周信号バーＲＣＬＫ１が選択されデシリアラ
イザ５４に出力される。

【００７３】従って、デシリアライザ５４のデータＦＦ
５１ａには分周信号バーＲＣＬＫ１が入力される毎にＲ
ＬＬデコーダ５２の出力が１ビットずつ入力され、順次
上位のデータＦＦ５４ｂ〜５４ｈにシフトされる。一
方、読み出し許可信号ＲＤＥＮＢがＨレベルの状態にお
いて試験信号バーＴＥＳＴ２がＨレベルであるので、カ
ウンタ７０，７１により読み出しクロックＲＢＩＴＣＬ
Ｋ（＝ＲＣＬＫ１）のカウント動作が開始される。そし
て、カウンタ７０のカウント値が「７」に達するとＨレ
ベルのロード信号ＲＬＯＡＤが出力され、デシリアライ
ザ５４の読み出しデータＲＤ７〜ＲＤ０がパラレルでバ
ッファマネージャ１１にロードされる。

【００７４】なお、カウンタ７１のカウント値が「１
５」に達した場合にはロード信号ＲＬＯＡＤはＬレベル
となり、図９のリシンクパターン８６，ポストアンブル
パターン８７はバッファマネージャ１１にロードされな
い。

【００７５】また、試験信号ＴＥＳＴ２が図１１に示す
ようにＨレベルにされると、バイパスモードの試験読み
出しとなる。読み出しクロックＲＣＬＫに基づいてリー
ドタイミングデコーダ５７からＨレベルの制御信号ＤＴ
ＲＧが出力される。試験信号ＴＥＳＴ２がＨレベルであ
るので、制御信号ＤＴＲＧから読み出しクロックＲＣＬ
Ｋの１パルス分遅れてデータＦＦ６６からＨレベルの読
み出し許可信号ＲＤＥＮＢが出力される。

【００７６】試験信号ＴＥＳＴ２がＨレベルであるの
で、マルチプレクサ６１から読み出しクロックＲＣＬＫ
が読み出しクロックＲＢＩＴＣＬＫとしてロード信号発
生回路６８に出力される。

【００７７】また、試験信号ＴＥＳＴ２がＨレベルであ
るので、マルチプレクサ５３によってデータＦＦ５１ａ
の読み出しデータＲＤＡＴＡが選択され、そのデータが
シリアルデータＳＲＤとしてデシリアライザ５４に出力
される。また、試験信号ＴＥＳＴ２がＨレベルであるの
で、マルチプレクサ５５によって読み出しクロックＲＣ
ＬＫが選択されデシリアライザ５４に出力される。

【００７８】従って、デシリアライザ５４のデータＦＦ
５１ａには読み出しクロックＲＣＬＫが入力される毎に
読み出しデータＲＤＡＴＡが１ビットずつ入力され、順
次上位のデータＦＦ５４ｂ〜５４ｈにシフトされる。

【００７９】一方、読み出し許可信号ＲＤＥＮＢがＨレ
ベルの状態において試験信号バーＴＥＳＴ２がＬレベル
であるので、カウンタ７０により読み出しクロックＲＢ
ＩＴＣＬＫ（＝ＲＣＬＫ）のカウント動作が開始され
る。そして、カウンタ７０のカウント値が「７」に達す
るとＨレベルのロード信号ＲＬＯＡＤが出力され、デシ
リアライザ５４の読み出しデータＲＤ７〜ＲＤ０がパラ
レルでバッファマネージャ１１にロードされる。

【００８０】このように、本実施例ではＲＬＬコードデ
ータ８５にＶＦＯパターン８３，シンクパターン８４，
リシンクパターン８６等の同期パターンを付加したデー
タをそのままディスク１８への書き込みデータとして出
力するようにした。従って、同期パターンの一部を破壊
したデータをディスク１８に書き込むことにより、ディ
スク１８を擬似的に欠陥のあるものとすることができ
る。この後、この同期パターンの一部を破壊したデータ
をディスク１８から読み出してＲＬＬデコーダ５２で復
調することによって、ディスク６の同期パターンに欠陥
がある場合の読み出し試験が可能になる。

【００８１】また、本実施例ではＲＬＬコードデータ８
５及びＶＦＯパターン８３，シンクパターン８４，リシ
ンクパターン８６等の同期パターンをそのままディスク
１８から読み出すようにした。従って、この読み出しデ
ータにおける同期パターンを正規の同期パターンと比較
することよってＲＬＬエンコーダ３４の機能試験を行う
ことが可能になり、デバッグが容易になる。

【００８２】また、本実施例においても、従来と同様に
してバッファマネージャ１１における誤り訂正回路の試
験を行うことができる。なお、本実施例のディスク制御
装置２０ではディスク１８へのデータの直接書き込み
と、ディスク１８からのデータの直接読み出しを行うよ
うにした。これに限定されるものではなく、ディスク１
８へのデータの直接書き込み、又はディスク１８からの
データの直接読み出しのいずれか一方のみを行う構成と
して実施してもよい。

【００８３】また、本実施例のディスク制御装置２０で
は、ＲＬＬ（２，７）コードデータでディスク１８に記
録するようにしたが、ＲＬＬ（２，７）コード以外の記
録コードデータを使用してもよい。

【００８４】

【発明の効果】以上詳述したように、本発明によれば、
記録コードデータに同期パターンを付加したデータをデ
ィスクに直接書き込むことができる。よって、同期パタ
ーンの一部を破壊したデータを書き込むことにより、デ
ィスクを擬似的に欠陥のあるものとしてディスク制御装
置の試験を行うことができる。

【００８５】また、本発明によれば、記録コードデータ
に同期パターンを付加したデータをディスクから直接読
み出すことにより、ディスク制御装置の不良箇所の試験
を行うことができる。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】一実施例のデータ処理システムを示す概略構成
図である。

【図３】ライトデータ作成回路を示す回路図である。

【図４】リードデータ分離回路を示す回路図である。

【図５】ロード信号発生回路を示す回路図である。

【図６】ディスクへのデータ書き込みのタイムチャート
である。

【図７】通常のデータ書き込みを示すタイムチャートで
ある。

【図８】バイパスモードにおけるデータ書き込みを示す
タイムチャートである。

【図９】ディスクからのデータ読み出しのタイムチャー
トである。

【図１０】通常のデータ読み出しを示すタイムチャート
である。

【図１１】バイパスモードにおけるデータ読み出しを示
すタイムチャートである。

【図１２】従来のデータ処理システムを示す概略構成図
である。

【符号の説明】１変復調回路２ライトバイパス回路３第１の選択回路４リードバイパス回路５第２の選択回路６ディスク

Claims

【特許請求の範囲】

【請求項１】バイナリデータを入力して記録コードデ
ータに変調するとともに同期パターンを付加してディス
ク（６）への書き込みデータとして出力し、ディスク
（６）からの読み出しデータから同期パターンを除去し
た記録コードデータをバイナリデータに復調して出力す
るための変復調回路（１）と、バイナリデータをそのままディスク（６）への書き込み
データとして出力するためのライトバイパス回路（２）
と、変復調回路（１）又はライトバイパス回路（２）のいず
れか一方の書き込みデータを選択してディスク（６）へ
の書き込みデータとして出力するための第１の選択回路
（３）とを備えることを特徴とするディスク制御装置。
【請求項２】バイナリデータを入力して記録コードデ
ータに変調するとともに同期パターンを付加してディス
ク（６）への書き込みデータとして出力し、ディスク
（６）からの読み出しデータから同期パターンを除去し
た記録コードデータをバイナリデータに復調して出力す
るための変復調回路（１）と、ディスク（６）からの読み出しデータを直接入力してそ
のまま出力するためのリードバイパス回路（４）と、変復調回路（１）から出力されるバイナリデータ又はリ
ードバイパス回路（４）から出力される読み出しデータ
のいずれか一方を選択して出力するための第２の選択回
路（５）とを備えることを特徴とするディスク制御装
置。
【請求項３】バイナリデータを入力して記録コードデ
ータに変調するとともに同期パターンを付加してディス
ク（６）への書き込みデータとして出力し、ディスク
（６）からの読み出しデータから同期パターンを除去し
た記録コードデータをバイナリデータに復調して出力す
るための変復調回路（１）と、バイナリデータをそのままディスク（６）への書き込み
データとして出力するためのライトバイパス回路（２）
と、変復調回路（１）又はライトバイパス回路（２）のいず
れか一方の書き込みデータを選択してディスク（６）へ
の書き込みデータとして出力するための第１の選択回路
（３）と、ディスク（６）からの読み出しデータを直接入力してそ
のまま出力するためのリードバイパス回路（４）と、変復調回路（１）から出力されるバイナリデータ又はリ
ードバイパス回路（４）から出力される読み出しデータ
のいずれか一方を選択して出力するための第２の選択回
路（５）とを備えることを特徴とするディスク制御装
置。