JPS6353629B2 - - Google Patents
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- JPS6353629B2 JPS6353629B2 JP10907080A JP10907080A JPS6353629B2 JP S6353629 B2 JPS6353629 B2 JP S6353629B2 JP 10907080 A JP10907080 A JP 10907080A JP 10907080 A JP10907080 A JP 10907080A JP S6353629 B2 JPS6353629 B2 JP S6353629B2
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- Japan
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- 238000013500 data storage Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 8
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 4
- 238000001514 detection method Methods 0.000 description 4
- 102100040858 Dual specificity protein kinase CLK4 Human genes 0.000 description 3
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 3
- 101000749298 Homo sapiens Dual specificity protein kinase CLK4 Proteins 0.000 description 3
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 2
- 102100040856 Dual specificity protein kinase CLK3 Human genes 0.000 description 2
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 2
- 101000749304 Homo sapiens Dual specificity protein kinase CLK3 Proteins 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 2
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- 101100113690 Homo sapiens CLK1 gene Proteins 0.000 description 1
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- 238000000034 method Methods 0.000 description 1
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/20—Signal processing not specific to the method of recording or reproducing; Circuits therefor for correction of skew for multitrack recording
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- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Description
【発明の詳細な説明】
本発明は、再同期信号を記録データ中に含む記
録方式の磁気記録装置におけるデイスキユーバツ
フア装置に関する。
録方式の磁気記録装置におけるデイスキユーバツ
フア装置に関する。
従来、この種の磁気記録装置に使用されている
デイスキユーバツフア装置は、データバツフアと
してRAM（ランダム・アクセス・メモリ）を使
用しており、データバツフアのアドレス設定のた
め部品数の多いRIC（リード・イン・カウンタ）
とROC（リード・アウト・カウンタ）を用いてい
た。
デイスキユーバツフア装置は、データバツフアと
してRAM（ランダム・アクセス・メモリ）を使
用しており、データバツフアのアドレス設定のた
め部品数の多いRIC（リード・イン・カウンタ）
とROC（リード・アウト・カウンタ）を用いてい
た。
また、バツフア内のデータ数を知るため、RIC
の出力と、ROCの出力に多数のROMを使用した
り、差分カウンタと呼ばれるRICとROCの差を
示すカウンタを使用していた。
の出力と、ROCの出力に多数のROMを使用した
り、差分カウンタと呼ばれるRICとROCの差を
示すカウンタを使用していた。
このためデータバツフア装置自体かなり多くの
回路素子で構成されるという欠点があつた。
回路素子で構成されるという欠点があつた。
本発明の目的は、従来装置にみられた欠点を除
去し、素子数の少ない安定な動作をするデイスキ
ユーバツフア装置を提供することにある。
去し、素子数の少ない安定な動作をするデイスキ
ユーバツフア装置を提供することにある。
前記目的を達成するために本発明によるデイス
キユーバツフア装置は、各トラツク間に生じるス
キユーをデイスキユーするためデータを一時蓄え
る多重トラツクデータ記憶装置のデイスキユーバ
ツフア装置において、デイスキユーバツフアロー
ドクロツクによりデータが書込まれ、書込まれた
データが読出される毎にデイスキユーバツフアア
ンロードクロツクが入力されるFIFO装置と、前
記デイスキユーバツフアロードクロツクとデイス
キユーバツフアアンロードクロツクが重ならない
ようにデイスキユーバツフアロードクロツクを待
合わせる待合せ回路とデツドトラツクが検出さ
れ、このデツドトラツクが再同期により解除され
た後のデータ位置合せを行なうため、デツドトラ
ツク検出時前記FIFO装置内にデータがあればそ
のすべてのデータをはき出させる疑似アンロード
クロツクを発生し、次の再同期時点かあるいは次
の再同期より先に前記FIFO装置よりマーク出力
を得ればその時点で前記疑似アンロードクロツク
送出を停止する装置とから構成してある。
キユーバツフア装置は、各トラツク間に生じるス
キユーをデイスキユーするためデータを一時蓄え
る多重トラツクデータ記憶装置のデイスキユーバ
ツフア装置において、デイスキユーバツフアロー
ドクロツクによりデータが書込まれ、書込まれた
データが読出される毎にデイスキユーバツフアア
ンロードクロツクが入力されるFIFO装置と、前
記デイスキユーバツフアロードクロツクとデイス
キユーバツフアアンロードクロツクが重ならない
ようにデイスキユーバツフアロードクロツクを待
合わせる待合せ回路とデツドトラツクが検出さ
れ、このデツドトラツクが再同期により解除され
た後のデータ位置合せを行なうため、デツドトラ
ツク検出時前記FIFO装置内にデータがあればそ
のすべてのデータをはき出させる疑似アンロード
クロツクを発生し、次の再同期時点かあるいは次
の再同期より先に前記FIFO装置よりマーク出力
を得ればその時点で前記疑似アンロードクロツク
送出を停止する装置とから構成してある。
本発明の構成は、デツドトラツクから回復する
ときの動作に特にその特徴がある。
ときの動作に特にその特徴がある。
すなわち、デツドトラツクセツト時疑似クロツ
クにより、バツフア内のデータをはきだし、次の
再同期のマークを検出するまでデータがない状態
にしておき、再同期後のデータにそなえる。そし
て再同期後マーク検出信号をバツフア内の最初の
データ位置におき、マーク信号がバツフアの出力
にあらわれたとき、疑似クロツクをとめ他のチヤ
ンネルと、再同期後のデータ位置を合わせるよう
にしたものである。また、リードインカウンタと
リードアウトカウンタを必要としないところにも
特徴がある。
クにより、バツフア内のデータをはきだし、次の
再同期のマークを検出するまでデータがない状態
にしておき、再同期後のデータにそなえる。そし
て再同期後マーク検出信号をバツフア内の最初の
データ位置におき、マーク信号がバツフアの出力
にあらわれたとき、疑似クロツクをとめ他のチヤ
ンネルと、再同期後のデータ位置を合わせるよう
にしたものである。また、リードインカウンタと
リードアウトカウンタを必要としないところにも
特徴がある。
以下、図面を参照して本発明を詳細に説明す
る。
る。
第１図は本発明によるデイスキユーバツフア装
置の構成を示す図である。
置の構成を示す図である。
図において、１はデイスキユーバツフアロード
クロツクLDCがデイスキユーバツフアアンロー
ドクロツクULDCと重さならないようにデイスキ
ユーバツフアロードクロツクを待ち合せる待合せ
装置で、待合せ制御のための信号（後述する実施
例ではCLK１，CLK２およびCLK３）が入力さ
れる。３はバツフアを構成するFIFO装置で、前
述の待ち合せされたデイスキユーバツフアロード
クロツク６によりデータDATAが蓄わえられ、
データが読出される毎にデイスキユーバツフアア
ンロードクロツク７により一つシフトされる。
FIFO装置３の入力にはデータ以外にデータ異常
を示すポインタ信号POITとデータブロツクの始
まりを示すマーク信号MARKが接続され、その
出力部からはデータ、ポインタ信号、データが蓄
えられていることを示す信号ORおよびマーク信
号が出力される。２はデツドトラツクが検出され
たとき、FIFO装置３内に存在しているデータを
はき出させるための信号を発生するデツドトラツ
ク処理装置で、再同期時のリシンクRSYC信号に
よりリセツトされる。このデツドトラツク処理装
置２はデツドトラツク検出中にFIFO装置３から
マーク出力を受信した場合、FIFO装置３に書込
まれる次のデータをはき出さないように、データ
はき出しのための信号送出を停止する。４は通常
のデイスキユーバツフアアンロードクロツクと疑
似アンロードクロツクCLK４を切換えるマルチ
プレクサで、デツドトラツク処理装置２からデー
タはき出しのための信号を受けている間は、疑似
アンロードクロツクを、それ以外のときは通常の
デイスキユーバツフアロードクロツクを出力す
る。
クロツクLDCがデイスキユーバツフアアンロー
ドクロツクULDCと重さならないようにデイスキ
ユーバツフアロードクロツクを待ち合せる待合せ
装置で、待合せ制御のための信号（後述する実施
例ではCLK１，CLK２およびCLK３）が入力さ
れる。３はバツフアを構成するFIFO装置で、前
述の待ち合せされたデイスキユーバツフアロード
クロツク６によりデータDATAが蓄わえられ、
データが読出される毎にデイスキユーバツフアア
ンロードクロツク７により一つシフトされる。
FIFO装置３の入力にはデータ以外にデータ異常
を示すポインタ信号POITとデータブロツクの始
まりを示すマーク信号MARKが接続され、その
出力部からはデータ、ポインタ信号、データが蓄
えられていることを示す信号ORおよびマーク信
号が出力される。２はデツドトラツクが検出され
たとき、FIFO装置３内に存在しているデータを
はき出させるための信号を発生するデツドトラツ
ク処理装置で、再同期時のリシンクRSYC信号に
よりリセツトされる。このデツドトラツク処理装
置２はデツドトラツク検出中にFIFO装置３から
マーク出力を受信した場合、FIFO装置３に書込
まれる次のデータをはき出さないように、データ
はき出しのための信号送出を停止する。４は通常
のデイスキユーバツフアアンロードクロツクと疑
似アンロードクロツクCLK４を切換えるマルチ
プレクサで、デツドトラツク処理装置２からデー
タはき出しのための信号を受けている間は、疑似
アンロードクロツクを、それ以外のときは通常の
デイスキユーバツフアロードクロツクを出力す
る。
上記デツドトラツク処理装置２およびマルチプ
レクサ４により構成される装置部は以上のような
動作により次の再同期信号後の正規のデータバイ
トをFIFO装置３内に取入れ可能とする。５はデ
イスキユーバツフアロードクロツク６とデイスキ
ユーバツフアアンロードクロツク７によりFIFO
装置３内のデータバイト数を示す差分カウンタで
ある。
レクサ４により構成される装置部は以上のような
動作により次の再同期信号後の正規のデータバイ
トをFIFO装置３内に取入れ可能とする。５はデ
イスキユーバツフアロードクロツク６とデイスキ
ユーバツフアアンロードクロツク７によりFIFO
装置３内のデータバイト数を示す差分カウンタで
ある。
次に第２図の実施例並びに第４図および第５図
のタイミングチヤートにより本発明装置の構成を
さらに詳しく説明する。
のタイミングチヤートにより本発明装置の構成を
さらに詳しく説明する。
第２図において、フリツプフロツプ回路８はデ
イスキユーバツフアロードクロツクUDCを一時
ホールドする。
イスキユーバツフアロードクロツクUDCを一時
ホールドする。
入力クロツクCLK１，CLK２，CLK３，CLK
４は順序だてたクロツクでロードクロツクUDC
に対して、周期が２倍以上の多相クロツクであ
る。したがつて、フリツプフロツプ回路９でクロ
ツクCLK１に同期がとられAND回路１０で、フ
アーストインフアーストアウトFIFO回路３への
ロードクロツクを出力する。AND回路１１は前
段フリツプフロツプＦ／Ｆ回路８，９をリセツト
し、次のロードクロツクを待期できるようにす
る。
４は順序だてたクロツクでロードクロツクUDC
に対して、周期が２倍以上の多相クロツクであ
る。したがつて、フリツプフロツプ回路９でクロ
ツクCLK１に同期がとられAND回路１０で、フ
アーストインフアーストアウトFIFO回路３への
ロードクロツクを出力する。AND回路１１は前
段フリツプフロツプＦ／Ｆ回路８，９をリセツト
し、次のロードクロツクを待期できるようにす
る。
また、アンロードクロツク入力ULDCはFIFO
回路３のアンロードクロツクとして、デツドトラ
ツクでないとき使用する。
回路３のアンロードクロツクとして、デツドトラ
ツクでないとき使用する。
アンロードクロツクは、クロツクCLK４のタ
イミングでデイスキユーバツフア後段回路よりデ
ータを受け取つた後送られてくる信号で、バツフ
ア書込みクロツク（回路１０の出力）とは重なら
ない。したがつて、バツフア内データバイト数は
通常のUP DOWNカウンタ回路５で示す値とな
る。
イミングでデイスキユーバツフア後段回路よりデ
ータを受け取つた後送られてくる信号で、バツフ
ア書込みクロツク（回路１０の出力）とは重なら
ない。したがつて、バツフア内データバイト数は
通常のUP DOWNカウンタ回路５で示す値とな
る。
FIFO装置３のORから出力される、FIFO装置
３内にデータが存在することを示す信号はデツド
トラツク処理装置２および後段の読出し判断回路
２２（第３図参照）に用いる。
３内にデータが存在することを示す信号はデツド
トラツク処理装置２および後段の読出し判断回路
２２（第３図参照）に用いる。
また、FIFO装置３を通過させる入力としてデ
ータ信号DATAとポインタ信号POIT信号の他
に、マーク検出信号を最初のデータ位置に合せて
入力する。マーク信号MARKは、デツドトラツ
ク時における動作で使用するOUT３。
ータ信号DATAとポインタ信号POIT信号の他
に、マーク検出信号を最初のデータ位置に合せて
入力する。マーク信号MARKは、デツドトラツ
ク時における動作で使用するOUT３。
デツドトラツクを検出したときは、デツドトラ
ツクセツト信号DDTRを発生し、フリツプフロ
ツプ回路１２をセツトする。
ツクセツト信号DDTRを発生し、フリツプフロ
ツプ回路１２をセツトする。
デツドトラツクがセツトされると、AND回路
１３とマルチプレクサ回路４により、FIFO装置
３内にデータがあれば疑似クロツクCLK４によ
り、データをはき出し次の再同期に備える。次の
再同期を検出するとデツドトラツクをリシンク
RSYC信号でリセツトする。
１３とマルチプレクサ回路４により、FIFO装置
３内にデータがあれば疑似クロツクCLK４によ
り、データをはき出し次の再同期に備える。次の
再同期を検出するとデツドトラツクをリシンク
RSYC信号でリセツトする。
AND回路１３とマルチプレクサ回路４は、デ
ツドトラツクのセツト中でマーク検出を行なつた
とき、疑似アンロードクロツクをゲートし、再同
期後の最初のデータをアンロードしてしまわない
ように、FIFO回路のマーク出力をインバータ回
路１６を通して、AND回路１３へ接続して用い
る。これらの働きにより、再同期後のデータの位
置合せが可能となる。
ツドトラツクのセツト中でマーク検出を行なつた
とき、疑似アンロードクロツクをゲートし、再同
期後の最初のデータをアンロードしてしまわない
ように、FIFO回路のマーク出力をインバータ回
路１６を通して、AND回路１３へ接続して用い
る。これらの働きにより、再同期後のデータの位
置合せが可能となる。
本実施例では、バツフア内のデータ数をデイス
キユーバツフア後段で早く知るための必要情報を
ROM回路１７により発生している。
キユーバツフア後段で早く知るための必要情報を
ROM回路１７により発生している。
例えば10バイト以上、28バイト以上といつた信
号を発生する。
号を発生する。
第３図は、本発明によるデイスキユーバツフア
装置を用いた複数トラツクデータ記憶装置の読み
出し系を示すブロツク図である。
装置を用いた複数トラツクデータ記憶装置の読み
出し系を示すブロツク図である。
読み出しヘツド１８1〜１８9からのデータは、
増幅器１９1〜１９9に送られ、デジタルデータに
変換される。各トラツクのデータは、それぞれデ
イテクタと呼ばれる回路２０1〜２０9に送られ、
各データに同期のとられた信号により、データ弁
別される。この回路部でデイスキユーバツフアへ
の書き込みクロツクが発生する。
増幅器１９1〜１９9に送られ、デジタルデータに
変換される。各トラツクのデータは、それぞれデ
イテクタと呼ばれる回路２０1〜２０9に送られ、
各データに同期のとられた信号により、データ弁
別される。この回路部でデイスキユーバツフアへ
の書き込みクロツクが発生する。
データ異常を示すポインタ信号もまたデータと
ともにデイスキユーバツフア回路２１1〜２１9に
送られる。デイスキユーバツフアは前述のように
動作し、各トラツクのデータは規定数以上整うま
で、デイスキユーバツフア読み出し判断回路２０
により待たされる。
ともにデイスキユーバツフア回路２１1〜２１9に
送られる。デイスキユーバツフアは前述のように
動作し、各トラツクのデータは規定数以上整うま
で、デイスキユーバツフア読み出し判断回路２０
により待たされる。
復調回路２３ではデータの位置が正しく合うこ
とになる。エラー訂正回路２４では各部よりのポ
インタ信号とエラーコレクテイレグコードにより
エラー訂正が行なわれ、エラー訂正が行なわれた
データは正しいデータを必要としている装置へ転
送される。
とになる。エラー訂正回路２４では各部よりのポ
インタ信号とエラーコレクテイレグコードにより
エラー訂正が行なわれ、エラー訂正が行なわれた
データは正しいデータを必要としている装置へ転
送される。
以上の説明で明らかなように、本発明によれば
リードインカウンタとリードアウトカウンタを必
要としない、素子数を簡易化したデイスキユーバ
ツフア装置を実現できる。
リードインカウンタとリードアウトカウンタを必
要としない、素子数を簡易化したデイスキユーバ
ツフア装置を実現できる。
第１図は本発明によるデイスキユーバツフア装
置を示す基本ブロツク図、第２図は本発明の一実
施例を示すブロツク図、第３図は複数トラツクデ
ータ記憶装置の読出し系を示すブロツク図であ
る。第４図は第２図のデイスキユーバツフアのロ
ードクロツク、アンロードクロツクのタイミング
を説明するための図、第５図は第２図のデイスキ
ユーバツフアのデツドトラツク時のタイミングを
説明するための図である。 １……ロードクロツク待合せ装置、２……デツ
ドトラツク処理装置、３……FIFO装置、４……
MPLX（マルチプレクサ）、５……差分カウンタ、
６……ロードクロツク、７……アンロードクロツ
ク、８，１２……Ｓ−Ｒフリツプフロツプ、９…
…Ｄフリツプフロツプ、１３，１４，１５……
AND回路、１６……インバータ、１７……
ROM、１８1〜１８9……読み出しヘツド、１９1
〜１９9……リードアンプおよびセンスアンプ、
２０1〜２０9……同期回路、データ弁別回路、ポ
インタ回路、２１1〜２１9……デイスキユーバツ
フア装置、２２……デイスキユーバツフア読み出
し装置、２３……復調装置、２４……エラー訂正
装置。
置を示す基本ブロツク図、第２図は本発明の一実
施例を示すブロツク図、第３図は複数トラツクデ
ータ記憶装置の読出し系を示すブロツク図であ
る。第４図は第２図のデイスキユーバツフアのロ
ードクロツク、アンロードクロツクのタイミング
を説明するための図、第５図は第２図のデイスキ
ユーバツフアのデツドトラツク時のタイミングを
説明するための図である。 １……ロードクロツク待合せ装置、２……デツ
ドトラツク処理装置、３……FIFO装置、４……
MPLX（マルチプレクサ）、５……差分カウンタ、
６……ロードクロツク、７……アンロードクロツ
ク、８，１２……Ｓ−Ｒフリツプフロツプ、９…
…Ｄフリツプフロツプ、１３，１４，１５……
AND回路、１６……インバータ、１７……
ROM、１８1〜１８9……読み出しヘツド、１９1
〜１９9……リードアンプおよびセンスアンプ、
２０1〜２０9……同期回路、データ弁別回路、ポ
インタ回路、２１1〜２１9……デイスキユーバツ
フア装置、２２……デイスキユーバツフア読み出
し装置、２３……復調装置、２４……エラー訂正
装置。
Claims (1)
- １ 各トラツク間に生じるスキユーをデイスキユ
ーするためデータを一時蓄える多重トラツクデー
タ記憶装置のデイスキユーバツフア装置におい
て、デイスキユーバツフアロードクロツクにより
データが書込まれ、書込まれたデータが読出され
る毎にデイスキユーバツフアアンロードクロツク
が入力されるFIFO装置と、前記デイスキユーバ
ツフアロードクロツクとデイスキユーバツフアア
ンロードクロツクが重ならないようにデイスキユ
ーバツフアロードクロツクを待合わせる待合せ回
路と、デツドトラツクが検出され、このデツドト
ラツクが再同期により解除された後のデータ位置
合せを行なうため、デツドトラツク検出時前記
FIFO装置内にデータがあればそのすべてのデー
タをはき出させる疑似アンロードクロツクを発生
し、次の再同期時点かあるいは次の再同期より先
に前記FIFO装置よりマーク出力を得ればその時
点で前記疑似アンロードクロツク送出を停止する
装置とから構成したデイスキユーバツフア装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10907080A JPS5736429A (ja) | 1980-08-08 | 1980-08-08 | Deisukyuubatsufuasochi |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10907080A JPS5736429A (ja) | 1980-08-08 | 1980-08-08 | Deisukyuubatsufuasochi |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5736429A JPS5736429A (ja) | 1982-02-27 |
| JPS6353629B2 true JPS6353629B2 (ja) | 1988-10-25 |
Family
ID=14500829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10907080A Granted JPS5736429A (ja) | 1980-08-08 | 1980-08-08 | Deisukyuubatsufuasochi |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5736429A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0586431U (ja) * | 1991-07-19 | 1993-11-22 | 林時計工業株式会社 | 部品装着装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6362026A (ja) * | 1986-09-03 | 1988-03-18 | Nec Corp | データ転送制御回路 |
-
1980
- 1980-08-08 JP JP10907080A patent/JPS5736429A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0586431U (ja) * | 1991-07-19 | 1993-11-22 | 林時計工業株式会社 | 部品装着装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5736429A (ja) | 1982-02-27 |
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